公开(公告)号：DE102020123485A1

公开(公告)日：2021-04-01

申请号：DE102020123485

申请日：2020-09-09

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  LE VAN

IPC: H01L23/538 ,  H01L21/60 ,  H01L23/50 ,  H01L25/065

Abstract: Ein Verbund-IC-Chip beinhaltet ein Chiplet, das innerhalb von Metallisierungsebenen eines Host-IC-Chips eingebettet ist. Das Chiplet kann eine Vorrichtungsschicht und eine oder mehrere Metallisierungsschichten beinhalten, die passive und/oder aktive Vorrichtungen zu einer Chiplet-Schaltungsanordnung verbinden. Der Host-IC beinhaltet eine Vorrichtungsschicht und eine oder mehrere Metallisierungsschichten, die passive und/oder aktive Vorrichtungen zu einer Chipschaltungsanordnung verbinden. Merkmale einer der Chiplet-Metallisierungsschichten können direkt an Merkmale einer der Host-IC-Metallisierungsschichten gebondet werden, wobei die zwei Schaltungsanordnungen zu einem Verbundschaltungsanordnung verbunden werden. Ein dielektrisches Material kann über dem Chiplet aufgebracht werden. Das Dielektrikum und das Chiplet können mit einem Planarisierungsprozess gedünnt werden, und zusätzliche Metallisierungsschichten, die über dem Chiplet und dem Host-Chip gefertigt sind, um zum Beispiel Erstebenenzwischenverbindungsgrenzflächen zu bilden. Die Verbund-IC-Chipstruktur kann zu einem Gehäuse im Wesentlichen als ein monolithischer IC-Chip zusammengebaut werden.

公开(公告)号：DE102020133243A1

公开(公告)日：2021-12-23

申请号：DE102020133243

申请日：2020-12-12

Applicant: INTEL CORP

Inventor： QIAN ZHIGUO ,  PASDAST GERALD ,  ZENG JUAN ,  WANG PEIPEI ,  SIDDIQUI AHMAD ,  SESHAN LAKSHMIPRIYA

IPC: H01L23/50 ,  H01L23/498 ,  H01L23/538 ,  H01L25/065

Abstract: Hier offenbarte Ausführungsformen beinhalten Mehrfach-Die-Gehäuse mit Zwischenverbindungen zwischen den Dies. Bei einer Ausführungsform umfasst ein elektronisches Gehäuse ein Gehäusesubstrat und einen ersten Die über dem Gehäusesubstrat. Bei einer Ausführungsform umfasst der erste Die eine erste EA-Bump-Karte, wobei Bumps der ersten EA-Bump-Karte ein erstes Rastermaß aufweisen. Bei einer Ausführungsform umfasst das elektronische Gehäuse ferner einen zweiten Die über dem Gehäusesubstrat. Bei einer Ausführungsform umfasst der zweite Die eine zweite EA-Bump-Karte, wobei Bumps der zweiten EA-Bump-Karte ein zweites Rastermaß aufweisen, das verschieden von dem ersten Rastermaß ist. Bei einer Ausführungsform umfasst das elektronische Gehäuse ferner Zwischenverbindungen zwischen der ersten EA-Bump-Karte und der zweiten EA-Bump-Karte.

公开(公告)号：DE112020000546T5

公开(公告)日：2021-11-04

申请号：DE112020000546

申请日：2020-01-15

Applicant: INTEL CORP

Inventor： PASDAST GERALD ,  NASSER KURD ,  WANG PEIPEI ,  MIAO YINGYU ,  SESHAN LAKSHMIPRIYA ,  SHAH ISHAAN S

IPC: H03L7/00 ,  G06F1/04

Abstract: Es wird eine Vorrichtung und ein Verfahren bereitgestellt, die bzw. das die Versorgungsabfälle kompensiert, um Strobeverschiebungen zu minimieren und den Augenabstand wieder zu gewinnen. Die Einrichtung beinhaltet einen Droop-Detektor zum Detektieren von Spannungsabfall bei einem oder mehreren Auslöse- (oder Schwellen-) Pegeln, und dieser detektierte Spannungsabfall wird in eine Verschiebung der Taktphaseneinstellung umgesetzt. Zum Beispiel wird eine Propagationsverzögerung einer Verzögerungsregelschleife (DLL) und/oder eine Taktflankenauswahl von einem Phaseninterpolator (PI) gemäß den detektierten Spannungsabfallpegeln angepasst, um eine trainierte Beziehung zwischen dem Abtasttakt-Strobe und dem Datenauge beizubehalten. Eine Nachschlagetabelle wird verwendet, um einen PI-CODE oder einen DLL-PROPAGATIONSVERZÖGERUNGSCODE zu bestimmen, der einem Spannungsabfallpegel entspricht.

公开(公告)号：SG10202007832SA

公开(公告)日：2021-04-29

申请号：SG10202007832S

申请日：2020-08-17

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  LE VAN

Abstract: Composite IC chip including a chiplet embedded within metallization levels of a host IC chip. The chiplet may include a device layer and one or more metallization layers interconnecting passive and/or active devices into chiplet circuitry. The host IC may include a device layer and one or more metallization layers interconnecting passive and/or active devices into host chip circuitry. Features of one of the chiplet metallization layers may be directly bonded to features of one of the host IC metallization layers, interconnecting the two circuitries into a composite circuitry. A dielectric material may be applied over the chiplet. The dielectric and chiplet may be thinned with a planarization process, and additional metallization layers fabricated over the chiplet and host chip, for example to form first level interconnect interfaces. The composite IC chip structure may be assembled into a package substantially as a monolithic IC chip.

公开(公告)号：DE102023213364A1

公开(公告)日：2024-09-19

申请号：DE102023213364

申请日：2023-12-29

Applicant: INTEL CORP

Inventor： DAS SHARMA DEBENDRA ,  LANKA NARASIMHA ,  ONUFRYK PETER ,  CHOUDHARY SWADESH ,  PASDAST GERALD ,  WU ZUOGUO ,  ZIAKAS DIMITRIOS ,  MUTHRASANALLUR SRIDHAR

IPC: G06F13/38 ,  G06F13/16 ,  G06F13/40

Abstract: Vorliegend beschriebene Ausführungsformen können Einrichtungen, Systeme, Methoden oder Prozesse beinhalten, die auf Package-interne Die-zu-Die- (D2D-) Interconnects gerichtet sind. Insbesondere können Ausführungsformen vorliegend Package-interne D2D-Interconnects für Speicher betreffen, die den UCIe- (Universal Chiplet Interconnect Express) Adapter oder die -PHY (physikalische Schicht/Bitübertragungsschicht) verwenden oder mit diesen in Zusammenhang stehen. Weitere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：SG10202007838PA

公开(公告)日：2021-04-29

申请号：SG10202007838P

申请日：2020-08-17

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  LE VAN ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  HUANG MIN

Abstract: Techniques and mechanisms for providing at a packaged device an integrated circuit (IC) chip and a chiplet, wherein memory resources of the chiplet are accessible by a processor core of the IC chip. In an embodiment, a hardware interface of the packaged device includes first conductive contacts at a side of the chiplet, wherein second conductive contacts of the hardware interface are electrically interconnected to the IC chip each via a respective path which is independent of the chiplet. In another embodiment, one or more of the first conductive contacts are configured to deliver power, or communicate a signal, to a device layer of one of the IC chip or the chiplet.

公开(公告)号：DE102020121319A1

公开(公告)日：2021-04-01

申请号：DE102020121319

申请日：2020-08-13

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  LE VAN ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  HUANG MIN

IPC: H01L25/065 ,  G06F12/0802 ,  G06F15/78 ,  H01L23/50

Abstract: Techniken und Mechanismen zum Schaffen eines integrierten Schaltungschips (IC-Chips) und eines Chiplets an einer Verbundvorrichtung, wobei Speicherbetriebsmittel des Chiplets für einen Prozessorkern des IC-Chips zugänglich sind. In einer Ausführungsform umfasst eine Hardware-Schnittstelle einer Verbundvorrichtung erste leitfähige Kontakte an einer Seite des Chiplets, wobei zweite leitfähige Kontakte der Hardware-Schnittstelle mit dem IC-Chip jeweils über einen jeweiligen Pfad elektrisch verschaltet sind, der vom Chiplet unabhängig ist. In einer anderen Ausführungsform sind einer oder mehrere der ersten leitfähigen Kontakte dazu konfiguriert, Leistung zu einer Vorrichtungsschicht von einem des IC-Chips und des Chiplets zu liefern oder ein Signal zu diesen zu übermitteln.

公开(公告)号：DE102019101366A1

公开(公告)日：2019-10-17

申请号：DE102019101366

申请日：2019-01-21

Applicant: INTEL CORP

Inventor： MIAO YINGYU ,  PASDAST GERALD ,  WANG PEIPEI ,  KUMASHIKAR MAHESH

IPC: G06F1/04

Abstract: Eine Verarbeitungsvorrichtung weist ein Package, eine Mehrzahl von Dies, die auf dem Package angeordnet sind, wobei jeder Die einen Taktempfänger umfasst, und eine einzelne gemeinsame Taktquelle auf, um ein gemeinsames Taktsignal zu erzeugen. Die Verarbeitungsvorrichtung weist auch eine Taktverteilungsschaltung auf, die mit der einzelnen gemeinsamen Taktquelle gekoppelt ist. Die Taktverteilungsschaltung verteilt das gemeinsame Taktsignal von der einzelnen gemeinsamen Taktquelle auf jeden der Mehrzahl von Dies einzeln. Die Taktverteilungsschaltung weist eine erste Gruppe von terminierten Übertragungsleitungen auf. Die erste Gruppe von terminierten Übertragungsleitungen weist eine erste terminierte Übertragungsleitung, eine zweite terminierte Übertragungsleitung und einen ersten Abschlusswiderstand auf, der zwischen der ersten terminierten Übertragungsleitung und der zweiten terminierten Übertragungsleitung gekoppelt ist. Die erste terminierte Übertragungsleitung und die zweite terminierte Übertragungsleitung empfangen das gemeinsame Taktsignal von der einzelnen gemeinsamen Taktquelle.