DISPOSITIF SEMICONDUCTEUR DE PROTECTION CONTRE DES DECHARGES ELECTROSTATIQUES, EN PARTICULIER DU TYPE MODELE COMPOSANT CHARGE (CDM)

    公开(公告)号:FR2974668A1

    公开(公告)日:2012-11-02

    申请号:FR1253262

    申请日:2012-04-10

    Abstract: Dispositif semiconducteur pour une protection d'au moins un noeud d'un circuit intégré contre des décharges électrostatiques, comprenant un doublet de thyristors à gâchettes flottantes (THi1, THi2) connectés en parallèle et tête-bêche, les deux thyristors ayant respectivement deux gâchettes distinctes (CSil, CSi2) et une gâchette commune (SB) formée par une couche semiconductrice commune (SB), l'anode d'un premier thyristor du doublet et la cathode du deuxième thyristor du doublet formant une première borne (BDil) du doublet destinée à être connectée à un point froid et la cathode du premier thyristor du doublet et l'anode du deuxième thyristor du doublet formant une deuxième borne (BDi2) du doublet destinée à être connectée audit nœud à protéger.

    Neurone artificiel
    24.
    发明专利

    公开(公告)号:FR3115382A1

    公开(公告)日:2022-04-22

    申请号:FR2010639

    申请日:2020-10-16

    Abstract: Neurone artificiel La présente description concerne un circuit électronique d’un neurone artificiel (700) comportant : – un premier nœud capacitif (201) d’application d’un potentiel de membrane (Vmem) du neurone ; – un premier transistor (M2) de décharge du premier nœud capacitif ; – un deuxième nœud capacitif (215), piloté en fonction du potentiel de membrane et fournissant un potentiel de commande (Vrefra) du premier transistor ; et – un deuxième transistor (M20) de décharge du deuxième nœud capacitif,dans lequel le deuxième transistor est commandé en fonction d’un potentiel (Vrefra) présent au deuxième nœud capacitif. Figure pour l'abrégé : Fig. 7

    Circuit intégré avec double isolation du type tranchées profondes et peu profondes

    公开(公告)号:FR3098984B1

    公开(公告)日:2021-08-06

    申请号:FR1908042

    申请日:2019-07-17

    Abstract: Circuit intégré, comprenant, dans et sur un substrat semiconducteur du type silicium sur isolant, des rangées (TRKn, TRKn+1) s’étendant selon une direction (DR1) et comportant chacune des transistors MOS complémentaires (TRN, TRP) et les régions associées de prises de contact (NNCT, PNCT) permettant une polarisation de la grille arrière de ces transistors, tous les transistors (TRN, TRP) et lesdites régions associées de prises de contact (NNCT, PNCT) d’une même rangée étant mutuellement isolés par une première tranchée d’isolation (DTI1), et chaque rangée étant bordée sur ses deux bords parallèles à ladite direction (DR1) par deux deuxièmes tranchées d’isolation (STI1, STI2) moins profondes que la première tranchée (DTI1). Figure pour l’abrégé : Fig 4

    Circuit électronique
    26.
    发明专利

    公开(公告)号:FR3095891A1

    公开(公告)日:2020-11-13

    申请号:FR1904838

    申请日:2019-05-09

    Abstract: Circuit électronique La présente description concerne un circuit électronique (10) comprenant un premier composant électronique formé au-dessus d'une couche isolante enterrée (23), et un deuxième composant électronique formé en dessous de ladite couche, dans lequel ladite couche isolante (23) est traversée de part en part par au moins un caisson semiconducteur (29) reliant les premier et deuxième composants. Figure pour l'abrégé : Fig. 1

    STRUCTURE DE TRANSISTOR
    28.
    发明专利

    公开(公告)号:FR3053834A1

    公开(公告)日:2018-01-12

    申请号:FR1657587

    申请日:2016-08-05

    Abstract: L'invention concerne un transistor comprenant : une région quasi-intrinsèque (7) d'un premier type de conductivité recouverte par une grille (9) isolée et s'étendant entre deux premières régions (18, 19) dopées d'un deuxième type de conductivité, une électrode principale (23, 25) étant disposée sur chacune des premières régions ; et une deuxième région (29) dopée du deuxième type de conductivité en contact avec la région quasi-intrinsèque et à distance des deux premières régions, une électrode de commande (37) étant disposée sur la deuxième région.

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