-
公开(公告)号：BR112013016756A2
公开(公告)日：2016-10-11
申请号：BR112013016756
申请日：2011-12-23
Applicant: ST MICROELECTRONICS INT NV
Inventor： VENEROSO AMEDEO , VARONE FRANCESCO , VASTANO PASQUALE , STASIO VITANTONIO DI
Abstract: método para controlar uma perda de confiabilidade de uma memória não volátil (mnv) e cartão de circuito integrado (cci) a presente invenção refere-se a um método para controlar uma perda de confiabilidade de uma memória não volátil (mnv) incluída em um cartão de circuito integrado (cci). o método compreende as etapas de determinar a mnv é confiável ou não no lado do sistema operacional (os) do dito cci, e gerar um evento associado à confiabilidade da mnv no lado de os para uma aplicação do dito cci, se a mnv for determinada como não sendo confiável.
-
公开(公告)号：FR3024917B1
公开(公告)日：2016-09-09
申请号：FR1457800
申请日：2014-08-13
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS INT NV
Inventor： LECOCQ CHRISTOPHE , AKYEL KAYA CAN , CHHABRA AMIT , DIPTI DIBYA
IPC: G11C11/405 , G11C11/4074
-
公开(公告)号：FR3024917A1
公开(公告)日：2016-02-19
申请号：FR1457800
申请日：2014-08-13
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS INT NV
Inventor： LECOCQ CHRISTOPHE , AKYEL KAYA CAN , CHHABRA AMIT , DIPTI DIBYA
IPC: G11C11/405 , G11C11/4074
Abstract: L'invention concerne un procédé de minimisation de la tension de fonctionnement (Vdd) d'un point mémoire de type SRAM constitué de transistors NMOS (3) et PMOS (1) de type FDSOI, un caisson (31) dopé s'étendant sous une couche isolante (27) de la structure FDSOI, en regard des transistors, une tension de polarisation étant appliquée au caisson, le procédé consistant à ajuster la tension de polarisation en fonction de l'état du point mémoire.
-
34.发明专利
公开(公告)号：FR3020907A1
公开(公告)日：2015-11-13
申请号：FR1454112
申请日：2014-05-07
Applicant: ST MICROELECTRONICS INT NV
Inventor： HUSSAIN JAFER
Abstract: Un dispositif NFC-B en mode Ecoute décelé est mis dans un état de veille (SLEEP) seulement lorsqu'il y a encore un ou plusieurs dispositifs NFC-B en mode Ecoute à déceler ; une valeur optimale pour le nombre (NoS) de créneaux temporels indiqués dans une commande (SENSB REQ) est calculée d'après une combinaison qui détermine si un créneau temporel vide a été détecté et/ou une collision a été détectée et/ou un dispositif NFC-B en mode Ecoute a été décelé dans un cycle de découverte. Le respect de la spécification d'activité du Forum NFC permet l'activation directe d'un dispositif NFC-B en mode Ecoute, et accélère ainsi la phase de transfert de données et permet de consommer beaucoup moins d'énergie.
-
公开(公告)号：FR3154823A1
公开(公告)日：2025-05-02
申请号：FR2311617
申请日：2023-10-25
Applicant: ST MICROELECTRONICS INT NV
Inventor： TABARIES LAURENT
Abstract: Procédé de stockage La présente description concerne un procédé de stockage d'une donnée (102) dans un système électronique (100) comprenant au moins deux éléments sécurisés (104-1, …, 104-N), comprenant les étapes successives suivantes : - diviser ladite donnée (102) en au moins deux parties ; et - répartir et stocker chacune desdites au moins deux parties dans un desdits au moins deux éléments sécurisés (104-1, …, 104-N). Figure pour l'abrégé : Fig. 1
-
Patent Agency Ranking
公开(公告)号：FR3154520A1
公开(公告)日：2025-04-25
申请号：FR2311368
申请日：2023-10-20
Applicant: ST MICROELECTRONICS INT NV
Inventor： BLANC PIERRE-ALEXANDRE , SARTORI BENJAMIN
Abstract: Génération d'une matrice La présente description concerne un procédé de vérification (203), mis en oeuvre par un dispositif électronique, d'une matrice (M) utilisée pour la mise en oeuvre d'un algorithme de chiffrement de données (201) comprenant, pour la génération de ladite matrice (M), l'utilisation d'une première fonction et d'une deuxième fonction, ledit procédé de vérification comprenant une vérification utilisant une partie finale des données de sortie de ladite première fonction. Figure pour l'abrégé : Fig. 2
-
公开(公告)号：FR3153928A1
公开(公告)日：2025-04-11
申请号：FR2310679
申请日：2023-10-05
Applicant: ST MICROELECTRONICS INT NV
Inventor： RIVAL ARNAUD , GAUTHIER ALEXIS , BREZZA EDOARDO , CHEVALIER PASCAL
Abstract: Procédé de fabrication d'un transistor bipolaire La présente description concerne un procédé de fabrication d’un transistor bipolaire (201) comprenant :- la formation d’une première partie (213A, 213B) d’un collecteur (213) dopé d’un premier type de conductivité dans une couche de semiconducteur (210);- la formation d’une première région isolante (231, 232), comprenant un premier matériau isolant, sur la première partie du collecteur ;- la formation d’une couche de conduction sur la première région isolante, ladite couche de conduction étant destinée à former une première partie (214C) d’une base (214) dopée du deuxième type de conductivité ;- la formation d’une ouverture dans la couche de conduction, ladite ouverture débouchant sur la première région isolante et ayant une première largeur ;- la formation d’une couche isolante sur la couche de conduction et dans l’ouverture ;- la formation d’une cavité dans la couche isolante et dans la première région isolante, ladite cavité débouchant sur une portion de la première partie du collecteur en traversant l’ouverture, la cavité présentant au niveau de l’ouverture une deuxième largeur inférieure à la première largeur ;- la formation d’une deuxième partie (213C) du collecteur dans la cavité sur la portion de la première partie du collecteur. Figure pour l'abrégé : Fig. 2L
-
公开(公告)号：FR3153666A1
公开(公告)日：2025-04-04
申请号：FR2310433
申请日：2023-09-29
Applicant: ST MICROELECTRONICS INT NV
Inventor： GUILLAUMET SIMON , AUDRAN STEPHANIE , VIANNE BENJAMIN , DOWNING JAMES
IPC: G02B1/116
Abstract: Dispositifs optiques et procédé de fabrication de dispositifs optiques La présente description concerne un dispositif optique (200) comprenant : - une méta-surface (250) comprenant un substrat de méta-surface (251) ayant au moins une première couche de méta-surface (202) d'un premier matériau, et un réseau de piliers (203) à travers la première couche de méta-surface, les piliers étant constitués d'un deuxième matériau différent du premier matériau, la méta-surface ayant une première face (250A) et une deuxième face (250B) opposée à la première face de ladite méta-surface ; - un premier empilement antireflet (210) ayant une première face (210A) et une deuxième face (210B) opposée à la première face dudit premier empilement antireflet et positionnée sur la première face (250A) de la méta-surface ; et - une trace métallique (205) ayant une partie exposée sur la première face du premier empilement antireflet. Figure pour l'abrégé : Fig.3A
-
公开(公告)号：FR3153466A1
公开(公告)日：2025-03-28
申请号：FR2310184
申请日：2023-09-26
Applicant: ST MICROELECTRONICS INT NV
Inventor： GODILLON JONATHAN
IPC: H01L23/49 , H01L21/768
Abstract: Circuit électronique La présente description concerne un circuit électronique comprenant une première puce, ayant un transistor GaN, et une deuxième puce, empilées de sorte qu’un élément de la deuxième puce connecte électriquement un premier nœud et un deuxième nœuds de la première puce reliés respectivement à un nœud de conduction et à un nœud de commande du transistor GaN. Figure pour l'abrégé : Fig. 1
-
公开(公告)号：FR3152671A1
公开(公告)日：2025-03-07
申请号：FR2308975
申请日：2023-08-28
Applicant: ST MICROELECTRONICS INT NV
Inventor： GALY PHILIPPE , PONTAROLLO SERGE
Abstract: Circuit de protection contre les décharges électrostatiques La présente description concerne un circuit de protection contre les décharges électrostatiques (210) d'un premier transistor (101) comprenant : - N diodes (D210-1, …, D210-N) en série entre des bornes de conduction dudit premier transistor ; - un deuxième transistor (T213) en série avec un troisième transistor (T211) entre les bornes de conduction dudit premier transistor, et une borne de commande dudit troisième transistor (T211) étant reliée à une anode desdites N diodes (D210-1, …, D210-N) ; - un premier inverseur (INV210) reliant les bornes de commande desdits premier et deuxième transistors ; - un quatrième transistor (T212) en parallèle avec ledit premier transistor, une borne de commande dudit quatrième transistor étant relié au point milieu entre lesdits deuxième et troisième transistors ; et - un condensateur (C211) disposé entre la borne de commande dudit quatrième transistor (T212), et une borne de conduction dudit premier transistor (101). Figure pour l'abrégé : Fig. 2
-
-
-
-
-
-
-
-
-
Search Results
140
records
(took 0.024 seconds)
