公开(公告)号：KR100442885B1

公开(公告)日：2004-08-02

申请号：KR1020020067545

申请日：2002-11-01

Applicant: 삼성전자주식회사

Inventor： 김경수 ,  김영욱 ,  오창봉 ,  강희성 ,  유혁주

IPC: H01L21/336

CPC classification number: H01L29/42368 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31116 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/3185 ,  H01L27/11 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: In a method for manufacturing a multi-thickness gate dielectric layer of a semiconductor device, a first dielectric layer is formed on a semiconductor substrate. A second dielectric layer is formed using a different dielectric material from the material constituting the first dielectric layer on the first dielectric layer. A portion of the second dielectric layer is selectively removed so as to selectively expose the first dielectric layer under the second dielectric layer. A portion of the exposed first dielectric layer is selectively removed so as to selectively expose the semiconductor substrate under the exposed first dielectric layer. Thereafter, a third dielectric layer having a thinner thickness than the first dielectric layer is formed on the exposed semiconductor substrate. As a result, a gate dielectric layer is formed to include a thick portion formed of the first dielectric layer and remaining second dielectric layer, a medium-thickness portion formed of the remaining first dielectric layer, and a thin portion formed of the third dielectric layer.

Abstract translation: 在用于制造半导体器件的多厚度栅极电介质层的方法中，在半导体衬底上形成第一电介质层。 第二电介质层使用与构成第一电介质层上的第一电介质层的材料不同的电介质材料形成。 选择性地去除第二电介质层的一部分，以选择性地暴露第二电介质层下的第一电介质层。 选择性地去除暴露的第一介电层的一部分，以选择性地暴露暴露的第一介电层下方的半导体衬底。 之后，在暴露的半导体衬底上形成厚度比第一介电层更薄的第三介电层。 结果，栅电介质层形成为包括由第一电介质层和剩余的第二电介质层形成的厚部分，由剩余的第一电介质层形成的中厚部分和由第三电介质层形成的薄部分 。

公开(公告)号：KR100393221B1

公开(公告)日：2003-07-31

申请号：KR1020010019943

申请日：2001-04-13

Applicant: 삼성전자주식회사

Inventor： 박성배 ,  김준 ,  김은한 ,  강희성 ,  김영욱

IPC: H01L29/78

Abstract: PURPOSE: A silicon-on-insulator(SOI) field-effect-transistor(FET) including a body contact for removing a floating body effect is provided to reduce an occupying area and to prevent an abnormal operation of a circuit caused by contact capacitance, by eliminating the need to additionally form an metal interconnection for supplying power source to a body. CONSTITUTION: A buried oxide layer(51) is formed on a semiconductor substrate(50). The body constituting an active region is formed on the buried oxide layer. A gate oxide layer(48) is formed on the body. A gate(46) is formed on the gate oxide layer. The body contact(442) supplies the power source to the body. A trench penetrates an isolation region(41) surrounding the body, the body and the buried oxide layer. A conductive supplement is filled in the trench to electrically connect the body with the semiconductor substrate.

Abstract translation: 目的：提供包括用于除去浮体效应的体触点的绝缘体上硅（SOI）场效应晶体管（FET），以减小占用面积并防止由接触电容引起的电路的异常操作， 通过消除附加地形成用于将电源供应到身体的金属互连的需要。 构成：埋入氧化物层（51）形成在半导体衬底（50）上。 构成有源区的主体形成在掩埋氧化物层上。 栅氧化层（48）形成在主体上。 栅极（46）形成在栅极氧化物层上。 身体接触（442）将电源提供给身体。 沟槽穿透围绕主体，主体和掩埋氧化物层的隔离区域（41）。 导电补充物填充在沟槽中以将本体与半导体衬底电连接。

公开(公告)号：KR100343288B1

公开(公告)日：2002-07-15

申请号：KR1020000049609

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 김영욱 ,  김병선 ,  강희성 ,  고영건 ,  박성배

IPC: H01L29/78

Abstract: 에스오아이 집적회로 및 그 제조방법을 제공한다. 에스오아이 기판에 적어도 하나의 고립된 트랜지스터 활성영역 및 바디라인을 형성한다. 트랜지스터 활성영역 및 바디라인은 에스오아이 기판의 매립절연층과 접촉하는 소자분리막에 의해 둘러싸여진다. 트랜지스터 활성영역의 일 측벽의 일 부분은 바디라인까지 연장되어 바디 연장부를 구성한다. 따라서, 트랜지스터 활성영역은 바디 연장부를 통하여 바디라인과 전기적으로 연결된다. 바디 연장부 상에는 바디 절연층이 형성된다. 트랜지스터 활성영역 상부에는 트랜지스터 활성영역을 가로지르는 절연된 게이트 패턴이 형성되고, 게이트 패턴의 일 단은 바디 절연층과 중첩된다.

公开(公告)号：KR100724565B1

公开(公告)日：2007-06-04

申请号：KR1020050067427

申请日：2005-07-25

Applicant: 삼성전자주식회사

Inventor： 유태균 ,  강희성 ,  신헌종

IPC: H01L21/8244 ,  H01L21/28

CPC classification number: H01L29/6656 ,  H01L21/76895 ,  H01L21/76897 ,  H01L29/51 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659

Abstract: 코너보호패턴을 갖는 공유콘택구조를 제공한다. 상기 공유콘택구조는 기판 내에 배치된 활성영역 및 상기 활성영역 상에 배치된 게이트전극을 구비한다. 상기 게이트전극은 서로마주보는 제 1 및 제 2 측벽들을 구비한다. 상기 게이트전극의 상기 제 1 측벽을 덮는 절연성스페이서가 제공된다. 상기 활성영역 내에 소스/드레인 영역이 배치된다. 상기 소스/드레인 영역은 상기 제 1 측벽에 인접한 상기 활성영역 내에 배치되고, 상기 제 2 측벽의 반대편에 제공된다. 상기 소스/드레인 영역 및 상기 절연성스페이서에 인접한 곳에 코너보호패턴이 배치된다. 상기 코너보호패턴을 갖는 기판은 층간절연막으로 덮인다. 상기 층간절연막을 관통하는 공유콘택플러그가 제공된다. 상기 공유콘택플러그는 상기 게이트전극, 상기 코너보호패턴 및 상기 소스/드레인 영역에 접촉된다. 상기 코너보호패턴을 갖는 반도체소자 및 그 제조방법들 또한 제공된다.

公开(公告)号：KR100558201B1

公开(公告)日：2006-03-10

申请号：KR1020030046647

申请日：2003-07-10

Applicant: 삼성전자주식회사

Inventor： 오명환 ,  강희성 ,  박창현

IPC: H01L21/027

CPC classification number: H01L23/544 ,  G03F9/7076 ,  G03F9/708 ,  G03F9/7084 ,  H01L21/76224 ,  H01L2223/54453 ,  H01L2924/0002 ,  Y10S438/975 ,  H01L2924/00

Abstract: 후속 공정들에 의해 손상되는 정도가 작은 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자의 제조 방법이 개시되어 있다. 기판상에 버퍼막을 형성한다. 상기 기판 상의 소자분리영역에 트렌치를 형성한다. 상기 트렌치를 절연막으로 채운다. 상기 기판 상의 스크라이브 영역의 상기 절연막에 포토 정렬키 홈을 형성한다. 상기 기판 상의 잔류 버퍼막을 제거하는 과정을 포함하여 반도체 소자를 제조한다. 상기 포토 정렬키 패턴상에 실리콘이 남아있어 후속 공정에 의한 상기 포토 정렬키가 손상되는 것을 감소시킬 수 있다.

公开(公告)号：KR100554514B1

公开(公告)日：2006-03-03

申请号：KR1020030097427

申请日：2003-12-26

Applicant: 삼성전자주식회사

Inventor： 류충렬 ,  강희성

IPC: H01L21/027

CPC classification number: H01L21/32139 ,  H01L21/0271 ,  H01L21/0337 ,  H01L21/28132 ,  H01L21/31144 ,  H01L21/76895

Abstract: 셀 영역에는 미세한 선폭을 갖는 반복적인 패턴을 형성하고, 페리 영역에는 상대적으로 큰 선폭을 갖는 패턴들을 형성하는 방법이 개시되어 있다. 메모리 셀 영역 및 페리 영역이 구분되고, 패터닝 대상막이 형성된 반도체 기판을 제공한다. 상기 패터닝 대상막상의 셀 영역에만 라인형의 버퍼 패턴을 형성한다. 상기 셀 영역의 버퍼 패턴 측벽에 측벽 스페이서를 형성하고, 상기 페리 영역 상에는 하드 마스크막을 남긴다. 상기 남아있는 버퍼 패턴을 제거한다. 상기 측벽 스페이서를 분리시켜 셀 하드 마스크 패턴을 형성하고, 상기 페리 영역 상에는 하드 마스크 패턴을 형성한다. 이어서, 상기 셀 및 페리 하드 마스크 패턴을 이용하여 반도체 장치의 미세 패턴을 형성한다. 따라서, 종래의 사진 공정에서 발생하는 문제들을 최소화하면서 미세 패턴을 형성할 수 있다.

公开(公告)号：KR1020060004079A

公开(公告)日：2006-01-12

申请号：KR1020040053059

申请日：2004-07-08

Applicant: 삼성전자주식회사

Inventor： 리우진화 ,  강희성 ,  류충렬

IPC: H01L29/78

CPC classification number: H01L29/7812 ,  H01L21/823462 ,  H01L27/1203 ,  H01L29/7848 ,  H01L2924/13091

Abstract: 부분적 SOI 구조를 갖는 MOS 트랜지스터가 제공된다. 상기 부분적 SOI 구조를 갖는 MOS 트랜지스터는 반도체 기판 내에 서로 이격 분리되어 형성되어 있는 제1 및 제2 SOI 절연층으로 이루어진 부분적인 SOI 절연층쌍, 상기 제1 및 제2 SOI 절연층들 사이에 형성되어 있는 격자손상층, 상기 제1 및 제2 SOI 절연층들 각각의 상부에 각각 형성되어 있는 소스 및 드레인 영역, 상기 소스 및 드레인 영역의 사이의 상기 반도체 기판 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성된 게이트 전극을 포함한다.
부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법 또한 제공된다.
부분적 SOI 구조, 불순물 주입, 격자손상층

公开(公告)号：KR100541656B1

公开(公告)日：2006-01-11

申请号：KR1020040061161

申请日：2004-08-03

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  강희성 ,  유혁주 ,  정우영 ,  김경수

IPC: H01L21/8238

Abstract: 성능이 향상된 CMOS 소자가 제공된다. CMOS 소자는 제1 폭 영역과 콘택 형성 영역이 되며 상기 제1 폭보다 넓은 제2 폭 영역으로 이루어진 적어도 하나의 다폭 액티브 영역 쌍을 포함하는 제1 액티브 영역과, 제1 액티브 영역상에 배열된 제1 게이트와, 제1 액티브 영역 내에 형성된 제1 도전형 소오스/드레인 영역을 포함하는 제1 도전형 MOS 트랜지스터 및 제1 폭보다 넓은 제3 폭을 가지는 제2 액티브 영역과, 제2 액티브 영역상에 배열된 제2 게이트와, 제2 액티브 영역 내에 형성된 제2 도전형 소오스/드레인 영역을 포함하는 제2 도전형 MOS 트랜지스터를 포함한다. CMOS 소자의 제조 방법 또한 제공된다.
CMOS, 스트레스, 레이아웃, 전자, 정공

Abstract translation: 提供具有改进性能的CMOS器件。 所述CMOS器件包括：第一有源区域，所述第一有源区域包括第一宽度区域和接触形成区域以及具有比所述第一宽度宽的第二宽度区域的至少一个宽有源区域对， 1栅极，第一导电型MOS晶体管，包括形成在第一有源区中的第一导电型源极/漏极区，具有大于第一宽度的第三宽度的第二有源区和形成在第二有源区上的第二有源区， 以及第二导电型MOS晶体管，其包括形成在第二有源区中的第二导电型源极/漏极区。 还提供了一种制造CMOS器件的方法。

公开(公告)号：KR100525960B1

公开(公告)日：2005-11-02

申请号：KR1020040007460

申请日：2004-02-05

Applicant: 삼성전자주식회사

Inventor： 리우진화 ,  강희성 ,  류충렬

IPC: H01L21/336 ,  B82Y40/00

CPC classification number: H01L29/66484 ,  H01L29/66659 ,  H01L29/7831 ,  H01L29/7835

Abstract: 반도체 기판의 소정영역 상에 형성된 메사(mesa)형의 반도체층을 이용하여 게이트 전극 및 비대칭의 불순물 영역을 형성하는 방법에 관한 것이다. 반도체 기판의 소정의 영역 상에 메사(MESA)형의 반도체층을 형성한다. 상기 반도체층의 양측에 제1스페이서들을 형성한다. 상기 제1스페이서들의 측벽에 게이트 전극들을 형성한다. 상기 반도체층, 게이트 전극들 및 제1스페이서들을 이용하여 반도체 기판에 저농도 소오스 영역을 형성한다. 상기 게이트 전극들의 측벽에 제2스페이서들을 형성한다. 상기 게이트 전극들, 제1스페이서들 및 제2스페이서들을 이용하여 반도체 기판에 고농도 소오스 영역을 형성하고, 반도체층에 고농도 드레인 영역을 형성한다. 상기 결과물들이 형성된 반도체 기판을 어닐링 공정을 수행하여 상기 고농도 드레인 영역 하부의 반도체 기판에 저농도 드레인 영역을 형성한다. 이로써, 나노미터의 게이트 전극을 형성할 때 발생하는 리소그라피 기술의 문제점을 극복하고, 단채널효과를 억제할 수 있다.

公开(公告)号：KR1020050087660A

公开(公告)日：2005-08-31

申请号：KR1020040013687

申请日：2004-02-27

Applicant: 삼성전자주식회사

Inventor： 장유진 ,  오명환 ,  강희성 ,  류충렬

IPC: H01L21/336

CPC classification number: H01L29/66507 ,  H01L21/28097 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659

Abstract: 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부 게이트 패턴, 절연막 패턴 및 상부 게이트 패턴을 갖는 게이트 패턴 및 게이트 스페이서들을 구비한다. 상기 게이트 패턴 및 게이트 스페이서들을 이온주입 마스크로 사용하여 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 이어서, 상기 게이트 패턴을 갖는 반도체기판 상에 보호막을 형성한 후, 상기 상부 게이트 패턴이 노출될때까지 상기 보호막을 평탄화시킨다. 그 후, 노출된 상기 상부 게이트 패턴 및 절연막 패턴을 제거하여 상기 하부 게이트 패턴을 노출시킨다. 이어, 상기 보호막을 선택적으로 제거하여 상기 소오스/드레인 영역들을 노출시킨다. 상기 노출된 하부 게이트 패턴의 전체를 게이트 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역들의 표면들에 실리사이드막을 형성한다.