-
-
-
公开(公告)号：KR1020170143070A
公开(公告)日：2017-12-29
申请号：KR1020160075912
申请日：2016-06-17
Applicant: 삼성전자주식회사
IPC: G11C11/4091 , G11C11/4094 , G11C11/408
CPC classification number: G11C11/4091 , G11C5/025 , G11C5/04 , G11C8/12 , G11C11/4087 , G11C11/4093 , G11C11/4097 , G11C2207/107
Abstract: 본발명의실시예에따른메모리장치는, 워드라인및 비트라인과연결된메모리셀, 상기비트라인을통해상기메모리셀에연결되고, 상기비트라인의신호를증폭하는제 1 비트라인센스앰프, 상기제 1 비트라인센스앰프에인접하여배치되고, 상기비트라인과연결되지않는제 2 비트라인센스앰프를포함하되, 외부로부터수신된어드레스에의해상기제 2 비트라인센스앰프가선택되고, 외부로부터수신된명령에따라상기제 2 비트라인센스앰프에데이터가저장되거나상기제 2 비트라인센스앰프로부터상기데이터가출력될수 있다. 본발명의실시예에따른메모리장치는고속으로동작되는버퍼메모리를포함하여, 메모리모듈의성능을높일수 있다.
Abstract translation: 根据本发明的一个实施例的存储器装置，连接到经由位线耦合到所述存储器单元的字线和位线的存储器单元，用于放大所述位线的信号的第一位线读出放大器，其特征在于 以及第二位线读出放大器，所述第二位线读出放大器与所述一个位线读出放大器相邻设置并且不连接到所述位线，其中所述第二位线读出放大器由从外部接收的地址选择， 数据可以存储在第二位线读出放大器中，或者数据可以从第二位线读出放大器输出。 根据本发明实施例的存储器件包括高速操作的缓冲存储器，从而提高了存储器模块的性能。
-
公开(公告)号：KR1020170070920A
公开(公告)日：2017-06-23
申请号：KR1020150178365
申请日：2015-12-14
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0871 , G06F11/1064 , G06F12/0802 , G06F12/0804 , G06F12/0853 , G06F12/0868 , G06F12/0895 , G06F2212/1004 , G06F2212/1028 , G06F2212/205 , G06F2212/214 , G06F2212/22 , G06F2212/313 , G06F2212/60 , G06F2212/601 , G06F2212/7203 , G11C5/04 , G11C7/1072 , G11C11/005 , G11C11/4093 , G11C16/0483
Abstract: 본발명에따른메모리모듈은, 적어도하나의비휘발성메모리, 상기적어도하나의비휘발성메모리를제어하는적어도하나의비휘발성메모리제어기, 상기적어도하나의비휘발성메모리의캐시로사용하는적어도하나의 DRAM, 상기적어도하나의 DRAM과외부사이에입출력되는데이터를저장하는데이터버퍼들, 및상기적어도하나의비휘발성메모리제어기, 상기적어도하나의 DRAM, 및상기데이터버퍼들을제어하는메모리모듈제어장치를포함하고, 상기적어도하나의 DRAM은캐시데이터에대응하는태그를저장하고, 상기캐시데이터의출력여부를결정하기위하여상기저장된태그를입력된태그정보와비교할수 있다.
Abstract translation: 存储器模块根据本发明，至少一个DRAM，在至少一个非易失性存储器中使用，至少一个非易失性存储器控制器，其特征在于，在用于控制所述至少一个非易失性存储器的非易失性存储器中的至少一个高速缓存 的上方，它包括用于控制所述至少一个DRAM导师数据缓冲器副存储的数据输入到那里的存储器模块控制器，并且所述至少一个非易失性存储器控制器，其特征在于，所述至少一个DRAM，和数据缓冲区 至少所述DRAM中的一个可以存储对应于高速缓存数据的标签，并与该标签信息输入存储的标签，以确定是否高速缓存数据的输出。
-
公开(公告)号：KR1020170063319A
公开(公告)日：2017-06-08
申请号：KR1020160019315
申请日：2016-02-18
Applicant: 삼성전자주식회사
Abstract: 반도체메모리장치의사용시간데이터, 동작전압데이터, 또는동작온도등과같은동작환경정보를저장하는반도체메모리장치가개시되어있다. 본발명에따른반도체메모리장치는, 반도체메모리장치내에서설정된기능을수행하는내부회로와동작환경정보저장회로를포함한다. 동작환경정보저장회로는반도체메모리장치가동작할때 상기반도체메모리장치의동작환경정보를감지하고, 감지된상기동작환경정보를불휘발성메모리셀들에일정한시간주기단위로저장한다. 정보리드요청시 상기불휘발성메모리셀들에저장된상기동작환경정보는외부로제공될수 있다. 또한커맨드정보가저장된후 요청에의해반도체메모리장치의외부로출력될수 있다.
Abstract translation: 公开了一种用于存储诸如半导体存储器件的操作时间数据，操作电压数据或操作温度的操作环境信息的半导体存储器件。 根据本发明的半导体存储器件包括执行设置在半导体存储器件中的功能的内部电路和操作环境信息存储电路。 操作环境信息存储电路在半导体存储器件操作时感测半导体存储器件的操作环境信息，并且以预定的时间段单位将感测到的操作环境信息存储在非易失性存储器单元中。 当读取信息时，存储在非易失性存储器单元中的操作环境信息可以被提供到外部。 而且，可以根据请求将命令信息存储并输出到半导体存储装置的外部。
-
Patent Agency Ranking36.发明公开
公开(公告)号：KR1020160011890A
公开(公告)日：2016-02-02
申请号：KR1020140093149
申请日：2014-07-23
Applicant: 삼성전자주식회사
Inventor： 김찬경
CPC classification number: G11C11/1673 , G11C7/14 , G11C11/161 , G11C11/1653 , G11C11/1659
Abstract: 저항성메모리장치는제1 및제2 저항성메모리셀들, 기준전류발생부및 제1 및제2 비트라인센스앰프들을포함한다. 제1 및제2 저항성메모리셀들은제1 및제2 비트라인들과각각연결된다. 기준전류발생부는제1 노드와연결되고, 제1 및제2 기준전류들을발생하여제1 노드에인가한다. 제1 비트라인센스앰프는제1 노드와연결되고, 제1 비트라인과연결되며, 제1 및제2 기준전류들을기초로발생되는제1 센싱전류에기초하여제1 저항성메모리셀에저장된제1 데이터를센싱한다. 제2 비트라인센스앰프는제1 노드와연결되고, 제2 비트라인과연결되며, 제1 및제2 기준전류들을기초로발생되는제2 센싱전류에기초하여제2 저항성메모리셀에저장된제2 데이터를센싱한다.
Abstract translation: 电阻式存储器件包括第一和第二电阻存储器单元，参考电流产生单元以及第一和第二位线读出放大器。 第一和第二电阻式存储单元分别连接到第一和第二位线。 参考电流产生单元连接到第一节点并产生第一和第二参考电流以应用于第一节点。 第一位线读出放大器连接到第一节点和第一位线，并且基于基于第一和第二参考电流产生的第一感测电流来感测存储在第一电阻存储器单元中的第一数据。 第二位线读出放大器连接到第一节点和第二位线，并且基于基于第一和第二参考电流产生的第二感测电流来感测存储在第二电阻存储器单元中的第二数据。
-
公开(公告)号：KR1020150014707A
公开(公告)日：2015-02-09
申请号：KR1020130090279
申请日：2013-07-30
Applicant: 삼성전자주식회사
CPC classification number: G11C11/1673 , G11C5/025 , G11C7/06 , G11C7/14 , G11C11/161 , G11C11/1659 , G11C11/1693
Abstract: 자기 랜덤 억세스 메모리 등과 같은 불휘발성 메모리 장치에 사용하기 적합한 전류 센스앰프 회로가 개시된다. 그러한 전류 센스앰프 회로에서 센싱을 위한 기준 메모리 셀은 별도로 만들어질 필요 없이 노말 메모리 셀과 동일한 메모리 셀로써 구현된다. 본 발명에 따른 전류 센스앰프 회로는 공유결합된 제1,2 크로스 커플 차동 증폭기들로 이루어져, 센싱 기준 전류의 생성을 위한 전류 미러링 동작 없이, 메모리 셀의 센싱 노드에 흐르는 전류를 기준 센싱 노드들에 흐르는 전류와 직접적으로 비교한다.
Abstract translation: 电流传感器放大器电路技术领域本发明涉及一种适用于诸如磁性随机存取存储器的非易失性存储器件中使用的电流传感器放大器电路。 用于电流传感器放大器电路中的感测操作的参考存储单元可以利用等同于正常存储单元的存储单元来实现，而不使用单独的类型。 根据本发明的电流传感器放大器电路包括共价连接在一起的第一和第二交叉耦合差分放大器。 因此，本发明可以直接比较流过存储器单元的感测节点的电流与流过参考感测节点的电流而不进行电流镜像操作，以产生感测参考电流。
-
公开(公告)号：KR1020130129046A
公开(公告)日：2013-11-27
申请号：KR1020120058810
申请日：2012-05-31
Applicant: 삼성전자주식회사
IPC: G11C11/16
CPC classification number: G11C11/161 , G11C11/1653 , G11C11/1673 , G11C11/1675 , G11C11/1693 , G11C5/025 , G11C11/1697 , H01L27/222 , H01L43/08
Abstract: The present invention provides a semiconductor memory device having a plurality of STT-MRAM cells. The semiconductor memory device according to one embodiment of the present invention comprises: a cell array which includes at least one bank group, wherein each bank group includes a plurality of banks, wherein each bank includes a plurality of STT-MRAM cells; a source voltage generator which supplies voltage to source lines connected to the STT-MRAM cell; and a command decoder which decodes commands from the outside so as to perform read and write operations in the STT-MRAM cell, wherein the STT-MRAM cell includes an MTJ device having a free layer, a tunnel layer, and a pinned layer sequentially laminated, and a cell transistor, wherein a gate of the cell transistor is connected to a word line, wherein one electrode of the cell transistor is connected to a bit line through the MTJ device, wherein the other electrode of the cell transistor is connected to the source line.
Abstract translation: 本发明提供一种具有多个STT-MRAM单元的半导体存储器件。 根据本发明的一个实施例的半导体存储器件包括：单元阵列，其包括至少一个组组，其中每个组组包括多个存储体，其中每个存储体包括多个STT-MRAM单元; 源电压发生器，其向连接到STT-MRAM单元的源极线提供电压; 以及命令解码器，其对来自外部的命令进行解码，以在STT-MRAM单元中执行读和写操作，其中STT-MRAM单元包括具有自由层，隧道层和钉扎层的MTJ器件， 以及单元晶体管，其中，所述单元晶体管的栅极连接到字线，其中所述单元晶体管的一个电极通过所述MTJ器件连接到位线，其中所述单元晶体管的另一个电极连接到 源线。
-
公开(公告)号：KR1020130128688A
公开(公告)日：2013-11-27
申请号：KR1020120052594
申请日：2012-05-17
Applicant: 삼성전자주식회사
IPC: G11C11/15
CPC classification number: G11C11/165 , G06F12/0246 , G11C11/161 , G11C11/1653 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693
Abstract: A magnetic memory device, a memory module installing same and a memory system are disclosed. The magnetic memory device includes magnetic memory cells switching to one among at least two states according to a magnetization direction, and includes a mode register for supporting a plurality of operational options of the magnetic memory device. The memory module includes a module board, at leat one magnetic memory device chip installed on the module board, and a buffer chip installed on the module board for managing operation of the magnetic memory device chip. The memory system includes a memory controller communicating with the magnetic memory device and transceives electrophotic conversion signals or photoelectric conversion signals via an photocoupler coupled between the magnetic memory device and the memory controller.
Abstract translation: 公开了磁存储器件，安装它的存储器模块和存储器系统。 磁存储器件包括根据磁化方向切换至少两种状态之一的磁存储器单元，并且包括用于支持磁存储器件的多个操作选项的模式寄存器。 存储器模块包括安装在模块板上的一个磁存储器件芯片的模块板和安装在模块板上用于管理磁存储器件芯片的操作的缓冲芯片。 存储器系统包括与磁存储器件通信的存储器控制器，并且经由耦合在磁存储器件和存储器控制器之间的光电耦合器收发电泳转换信号或光电转换信号。
-
公开(公告)号：KR100640593B1
公开(公告)日：2006-11-01
申请号：KR1020040085802
申请日：2004-10-26
Applicant: 삼성전자주식회사
Inventor： 김찬경
IPC: G11C7/10
CPC classification number: H04L25/0272
Abstract: 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버 회로가 개시된다. 본 발명에 따른 출력 드라이버 회로는 제1 클럭 신호에 응답하여 현재의 내부 데이터 신호를 수신하고, 현재의 내부 데이터 신호에 기초하여 제어 신호를 출력하는 제어 회로; 제어 신호에 응답하여 출력 데이터 신호를 출력하는 출력 드라이버; 및 제2 클럭 신호에 응답하여 이전의 내부 데이터 신호를 수신하고, 이전의 내부 데이터 신호에 기초하여 제어 신호의 전압 레벨을 제어하는 프리-앰패시스(pre-emphasis) 회로를 구비하는 것을 특징으로 한다. 본 발명에 따른 출력 드라이버 회로는 출력 드라이버의 입출력 신호들의 레벨들을 제어함으로써, 소모 전류와 프리-앰패시스 비율을 감소시킬 수 있는 장점이 있다.
-
-
-
-
-
-
-
-
-
Search Results
87
records
(took 0.034 seconds)
