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公开(公告)号：KR1019990039101A
公开(公告)日：1999-06-05
申请号：KR1019970059063
申请日：1997-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/06
Abstract: 커패시턴스의 최소값과 최대값비인 Cmin/Cmax비를 감소시키지 않고 전극과 고유전막 간의 누설전류의 발생을 방지하는 금속 실리사이드막을 구비하는 반도체 장치의 커패시터 제조방법을 개시한다.
본 발명의 방법은 금속 실리사이드로 하부전극 패턴을 형성하는 단계를 포함한다. 다음, 습식식각에 의해 상기 실리사이드 하부전극의 표면적을 증대시킨다. 상기 습식식각은 HF, BOE 등의 용액을 사용하여 금속 실리사이드 표면에 요철을 형성함으로써 표면적을 증대시키는 것이다. 상기 결과물 전면에 유전막을 증착하고 상기 유전막을 산소를 포함하는 분위기에서 열처리한다. 다음, 상기 유전막 상에 상부전극을 형성함으로써 본 발명의 커패시터를 완성한다.-
公开(公告)号：KR1019990032975A
公开(公告)日：1999-05-15
申请号：KR1019970054200
申请日：1997-10-22
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체장치의 커패시터의 정전용량을 개선하기 위하여 그 표면에 결정성 실리콘 그레인(HSG, HemiSpherical Grain)을 형성하는 커패시터의 제조방법에 관하여 개시한다. 이는 불순물이 도핑되지 아니한 비정질실리콘을 이용하여 하부전극패턴을 형성하여, 그 표면에 미세한 굴곡을 먼저 형성한 후, 나중에 불순물을 도핑하여 도전성을 갖는 하부전극을 형성함으로써 그 표면에 미세한 굴곡을 가져올 결정성 실리콘 그레인(HSG)의 형성시, 불순물에 의한 방해를 방지할 수 있는 반도체장치의 커패시터 제조방법이다.
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公开(公告)号：KR1019990018061A
公开(公告)日：1999-03-15
申请号：KR1019970041154
申请日：1997-08-26
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 커패시터 스토리지 노드의 형상을 직사각형 평면 형상이 되도록 함으로써 원래의 래이 아웃 상에 설계된 커패시터의 표면적이 정확히 웨이퍼 상에 나타날 수 있게 하는 직사각형 스토리지 노드 및 그 제조방법을 개시한다. 본 발명은 먼저, 반도체 기판 상에 라인 형상의 제1 포토레지스트 패턴을 이용하여 라인 형상의 스토리지 노드 패턴을 형성한다. 다음, 상기 라인 형상인 스토리지 노드 패턴과 수직인 방향으로 라인 형상인 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 마스크로 상기 제1 스토리지 노드 패턴을 식각하여 평면이 직사각형인 스토리지 노드를 형성한다.
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34.发明公开전극들간의 인가전압에 관해 안정된 캐패시턴스를 가지는 굴곡형 다결정 실리콘 전극상의 고유전체 스토리지 캐패시터 및 그 제조방법 失效相对于电极之间的施加电压具有稳定电容的弯曲型多晶硅电极上的高电介质存储电容器及其制造方法
公开(公告)号：KR1019990013221A
公开(公告)日：1999-02-25
申请号：KR1019970048930
申请日：1997-09-26
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결졍 실리콘층으로 만들어진 하부 전극층과 상부 전극층 사이에 고유전체층을 가지는 반도체 장치에 있어서,
상기 하부전극층과 상기 고유전체층 사이에 형성되고 후열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도저하를 방지하는 확산 방지층 또는 확산장벽층을 가짐으로써 동작중 인가되는 바이어스 전압에 대해 안정된 캐패시턴스값을 유지하는 반도체장치 및 제조방법이 제공된다.-
公开(公告)号：KR1019990004107A
公开(公告)日：1999-01-15
申请号：KR1019970028121
申请日：1997-06-27
Applicant: 삼성전자주식회사
IPC: H01L27/06
Abstract: 본 발명의 반도체 장치의 커패시터 제조방법은 반도체 기판 상에 비정질실리콘막을 형성하는 단계와, 상기 비정질실리콘막 상에 불순물을 이온주입하는 단계와, 상기 불순물이 주입된 비정질 실리콘막을 패터닝하여 비정질 실리콘막 패턴을 형성하는 단계와, 상기 비정질 실리콘막 패턴 상에 HSG를 형성하여 상기 비정질 실리콘막 패턴과 HSG로 구성된 하부 전극을 형성하는 단계와, 상기 하부 전극 상에 유전체막 및 상부전극을 형성하는 단계를 포함한다. 상기 불순물은 불활성 원소이거나, 크립톤 원소 또는 이보다 무거운 원소이다. 본 발명의 반도체 장치의 커패시터 제조방법에 의하면, 비정질상태의 비정질 실리콘막을 형성한 후 불순물을 이온주입하여 하부전극의 표면을 확실히 비정질화시켜 HSG를 형성시 불균일한 결정립 형성의 원인을 제거함으로써 안정된 HSG를 형성시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100151038B1
公开(公告)日：1998-12-01
申请号：KR1019950011293
申请日：1995-05-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 폴리사이드(polycide) 구조를 채용한 게이트와 폴리사이드 구조를 채용한 비트라인간의 콘택구조 및 그것의 형성방법에 관한 것으로서, 본 발명의 게이트 도전층은 3중층 구조, 즉 하부 폴리실리콘층, 폴리사이드 ,및 상부 폴리실리콘층으로 구성되고, 바람직하게는 상부 폴리실리콘의 도펀트로서 그 확산 속도가 낮은 물질을 채용하여 이루어지며, 게이트의 폴리사이드와 비트라인의 폴리실리콘의 직접적인 접촉이 회피되어 게이트 실리사이드층에 의한 비트라인 폴리실리콘층의 불순물 흡수가 방지됨으로써, 게이트와 비트선간의 콘택저항이 감소되고 이에 따라 소자의 동작속도 향상 및 성능의 안정화를 이룰 수 있다.
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公开(公告)号：KR100155903B1
公开(公告)日：1998-10-15
申请号：KR1019950036866
申请日：1995-10-24
Applicant: 삼성전자주식회사
Inventor： 박영욱
IPC: H01L27/04
Abstract: 반도체 장치의 커패시터 제조방법이 개시되어 있다. 본 발명은 반도체 장치의 커패시터 제조방법에 있어서, 비정질 실리콘으로 이루어진 하부전극을 형성하는 제1단계, 상기의 하부전극이 형성된 결과물 전면에 제1 실리콘 소오스 기체를 반응시켜 HSG-Si 종자를 형성하는 제2단계 및 상기의 HSG-Si 종자가 형성된 결과물을 상기의 제1 실리콘 소오스 기체보다 반응성이 낮은 제2 실리콘 소오스 기체와 반응시켜 상기 하부전극 표면에 형성된 HSG-Si 종자를 성장시키는 제3단계를 구비하여, 상기 하부 전극 표면에 요철 형태를 갖는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 커패시턴스를 증가 시켰을 뿐만 아니라 선택성 상실의 효과를 억제할 수 있다.
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公开(公告)号：KR100141165B1
公开(公告)日：1998-07-15
申请号：KR1019950004715
申请日：1995-03-08
Applicant: 삼성전자주식회사
IPC: H01L21/335
CPC classification number: H01L21/28061
Abstract: 도핑된 실리사이드를 형성하는 반도체장치의 트랜지스터 제조방법에 관해 개시한다. 본 발명의 트랜지스터는 반도체기판상에 필드산화막 및 게이트 산화막을 형성하고 상기 게이트 산화막상에 도핑된 다결정실리콘과 도핑된 제1 실리사이드로 형성되는 폴리사이드 게이트전극 및 상기 반도체기판상에 도전성 불순물을 이온주입하여 드레인 및 소오스를 형성한 다음, 상기 반도체기판상에 게이트 절연막 및 상기 반도체기판 전면에 형성되는 콘택홀을 갖는 층간절연막과 상기 콘택홀의 측벽의 스페이서와 상기 반도체기판상에 도핑된 다결정실리콘을 형성하고 상기 콘택홀을 매립하는 도핑된 제2 실리사이드를 형성하여 완성된다.
본 발명에 의하면, 상기 폴리사이드 게이트전극을 형성하는 실리사이드를 도전성 불순물로 도핑하여 형성함으로써 상기 폴리사이드의 도핑된 다결정실리콘층의 도전성불순물이 열처리 과정에서 외부로 확산되는 것을 억제할 수 있다. 따라서 도핑된 실리사이드의 사용은 상기 폴리사이드 게이트전극의 드레쉬홀드 전압의 증가와, 포화전류의 감소를 억제하는 잇점이 있다.-
公开(公告)号：KR1019980021231A
公开(公告)日：1998-06-25
申请号：KR1019960040018
申请日：1996-09-14
Applicant: 삼성전자주식회사
IPC: H01L29/768
Abstract: 본 발명은 반도체 소자의 제조 방법에 대해 기재되어 있다.
이는, 반도체 기판 상에 질화막을 형성하는 단계; 상기 질화막을 패터닝하는 단계; 상기 질화막을 마스크로하여 상기 반도체 기판을 식각하여 트렌치(Trench)를 형성하는 단계; 상기 반도체 기판 전면에 산화 물질을 증착한 후 상기 질화막이 드러날 때까지 평탄화함으로써 상기 트렌치에 필드 산화막을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 필드 산화막으로 분리된 활성 영역에 게이트 산화막을 형성하는 단계; 상기 반도체 기판 상에 다결정 실리콘을 증착한 후 상기 필드 산화막이 드러날 때까지 평탄화함으로써 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층이 형성된 반도체 기판 전면에 WSi
x 를 증착하여 물질층을 형성하는 단계; 및 상기 물질층과 다결정 실리콘층을 패터닝하여 게이트를 형성하는 단계로 이루어진다.
그 결과, 활성 영역과 비활성 영역에서 단차가 없는 게이트를 얻을 수 있다. -
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