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公开(公告)号：KR101409840B1
公开(公告)日：2014-06-20
申请号：KR1020080052740
申请日：2008-06-04
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76816 , H01L21/31144
Abstract: 반도체 소자 및 그 제조방법이 개시된다. 본 발명의 실시예들에 따른 반도체 소자는 지그재그로 배열된 플러그들을 포함하고, 상기 플러그들과 전기적으로 연결되는 배선들을 포함하며, 상기 플러그들과 상기 배선들 사이에 개재되어 상기 플러그들을 선택적으로 노출하는 보호패턴을 포함한다. 이때, 상기 배선들은 상기 보호패턴에 의해 선택적으로 노출된 상기 플러그들과 접하는 연결부를 포함한다. 본 발명의 실시예들에 따른 제조방법은 주형 패턴과 마스크 패턴을 형성한 후, 상기 마스크 패턴을 이용하여 선택적으로 보호막을 식각함으로써 플러그을 노출하는 보호패턴을 형성할 수 있다.
플러그, 구리, 얼라인, 보호 패턴, 배선, 비트라인Abstract translation: 公开了一种半导体器件及其制造方法。 在根据本发明实施例的半导体器件包括布置成之字形图案的插头，插头和包括布线电连接到介于所述布线和所述插头任选露出插头 还有一种保护模式。 此时，配线包括与通过保护图案选择性地暴露的插头接触的连接部分。 根据本发明的实施例的制造方法可以形成用于通过形成模制图案，并通过使用掩模图案的掩模图案之后任选地蚀刻保护膜露出peulreogeueul的保护图案。
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公开(公告)号：KR101389518B1
公开(公告)日：2014-05-26
申请号：KR1020080046287
申请日：2008-05-19
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L21/32139
Abstract: 본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용하여 기본패턴들 사이에 짝수개의 삽입 패턴을 포함하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조방법은 반도체 기판 상에 횡방향으로 서로 이격된 제1기본패턴과 제2기본패턴 사이에 교호(交互)적으로 반복되는 제1삽입패턴과 제2삽입패턴으로 구성되는 삽입패턴을 형성함에 있어서, 제2기본패턴에 인접하는 제2삽입패턴 방향으로 부분 식각을 하는 단계나 차폐막 패턴을 형성하는 단계를 포함하여 짝수개의 삽입패턴을 형성하는 것을 특징으로 한다.
이중 패터닝, 기본패턴, 삽입패턴, 부분 식각, 차폐막 패턴-
公开(公告)号：KR1020140017267A
公开(公告)日：2014-02-11
申请号：KR1020120084001
申请日：2012-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/66 , H01L21/027 , G03F1/44
CPC classification number: G06T7/0004 , G06T7/0006 , G06T7/42 , G06T2207/10061 , G06T2207/20056 , G06T2207/30148 , H01L22/26 , G03F1/44 , H01L21/0274
Abstract: Described is a method of analyzing a photolithography process which includes: obtaining a line image having a first line and a second line parallel to each other, measuring the line widths between the first and the second line with a constant distance in the longitudinal direction of the line image, changing the measured line widths into a profile graph, and separating the profile graph into a profile graph of a low frequency range and a profile graph of a high frequency range. [Reference numerals] (S110) Form a pattern on a wafer by performing a photolithographic process; (S120) Obtain a pattern image; (S130) Generate a line image by profiling the pattern image; (S140) Measure a line width of the line image; (S150) Depict the measured line width in a profile graph; (S160) Convert and separate the profile graph into a graph of a low frequency range and a high frequency range of a frequency domain; (S170) Convert the separated graphs of the low frequency range and high frequency range into a low frequency profile graph and a high frequency profile graph; (S180) Analyze the low frequency profile graph and the high frequency profile graph
Abstract translation: 描述了一种分析光刻处理的方法，其包括：获得具有彼此平行的第一线和第二线的线图像，在第一和第二线之间沿着纵向的恒定距离测量线宽 将测量的线宽改变为轮廓图，并将轮廓图分离成低频范围和高频范围的轮廓图的轮廓图。 （参考号）（S110）通过进行光刻工序在晶片上形成图案; （S120）获取图案图像; （S130）通过轮廓图案生成线条图像; （S140）测量线条图像的线宽; （S150）描述轮廓图中测得的线宽; （S160）将轮廓图转换并分离成频域的低频范围和高频范围的曲线图; （S170）将低频范围和高频范围的分离图转换为低频轮廓图和高频轮廓图; （S180）分析低频轮廓图和高频轮廓图
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公开(公告)号：KR1020090126588A
公开(公告)日：2009-12-09
申请号：KR1020080052740
申请日：2008-06-04
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76816 , H01L21/31144
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to form a protective film exposing the plug by selectively etching the protective film by using the mask pattern after forming the molding pattern and the mask pattern. CONSTITUTION: The plugs are formed within the inter-layer insulating film(120) of the top of the substrate. The protective film is formed on the inter-layer insulating film and the plugs. The molding patterns overlapped with the edge of the plugs are formed on the protective film. The mask pattern exposing the protective film on the plugs is formed on the protective film and the molding patterns. The exposed protective film is removed by using the mask pattern and the molding patterns as the etching mask. The resist pattern(145) exposing the plugs is formed. The mask pattern is removed. The wiring(195) is electrically connected with the plugs between the molding patterns.
Abstract translation: 目的：提供半导体器件及其制造方法，以在形成模制图案和掩模图案之后通过使用掩模图案选择性地蚀刻保护膜来形成暴露插头的保护膜。 构成：插塞形成在衬底顶部的层间绝缘膜（120）内。 保护膜形成在层间绝缘膜和插塞上。 在保护膜上形成与插头边缘重叠的成型图案。 在保护膜和成型图案上形成将插塞上的保护膜露出的掩模图案。 通过使用掩模图案和模制图案作为蚀刻掩模去除曝光的保护膜。 形成露出插头的抗蚀剂图案（145）。 去除掩模图案。 布线（195）与模制图案之间的插头电连接。
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公开(公告)号：KR1020090126167A
公开(公告)日：2009-12-08
申请号：KR1020080093369
申请日：2008-09-23
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F7/70466 , H01L21/0337 , H01L21/0338 , H01L21/31144
Abstract: PURPOSE: A method for patterning of semiconductor device is provided to uniformly form the damascene groove of the minute line-shape of the cell region by using the double patterning. CONSTITUTION: The first mask layer pattern of a plurality of line-shape which is parallel is formed on the etch layer(114) on the semiconductor substrate. The sacrificing layer(140) is formed a plurality of first mask layer patterns into the uniform thickness. The sacrificing layer is left in interval and the second mask layer pattern is formed between the first mask layer pattern so that the first mask layer pattern and the second mask layer pattern alternate. The third mask film pattern including the first pattern covering the part of the sacrificing layer that surrounds both side end point of the first mask layer pattern is formed. The damascene pattern(170C,170P) is formed by etching the sacrificing layer and etch layer.
Abstract translation: 目的：提供半导体器件的图案化方法，通过双重图案化来均匀地形成细胞区域的细线形状的镶嵌槽。 构成：在半导体衬底上的蚀刻层（114）上形成平行的多个线状的第一掩模层图案。 牺牲层（140）形成均匀厚度的多个第一掩模层图案。 牺牲层留在间隔中，并且第二掩模层图案形成在第一掩模层图案之间，使得第一掩模层图案和第二掩模层图案交替。 形成包括覆盖牺牲层的包围第一掩模层图案的两侧端点的部分的第一图案的第三掩模膜图案。 通过蚀刻牺牲层和蚀刻层来形成镶嵌图案（170C，170P）。
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Patent Agency Ranking
公开(公告)号：KR1020090067020A
公开(公告)日：2009-06-24
申请号：KR1020080057959
申请日：2008-06-19
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: A nonvolatile memory device is provided to reduce damage and power consumption by minimizing loss of charges in a program operation. A nonvolatile memory device includes a control gate electrode(150), a charge storage insulating layer(120), a tunnel insulating layer(110), a blocking insulating layer(140), and a material layer(130). The control gate electrode is arranged on the substrate(100). The charge storage insulating layer is inserted between the control gate electrode and the substrate. The tunnel insulating layer is inserted between the charge storage insulating layer and the substrate. The blocking insulating layer is inserted between the charge storage insulating layer and the control gate electrode. The material layer is inserted between the tunnel insulating layer and the blocking insulation layer. The material layer has an energy level corresponding to a bottom of a potential well.
Abstract translation: 提供了一种非易失性存储器件，用于通过使程序操作中的电荷损失最小化来减少损坏和功耗。 非易失性存储器件包括控制栅电极（150），电荷存储绝缘层（120），隧道绝缘层（110），阻挡绝缘层（140）和材料层（130）。 控制栅电极配置在基板（100）上。 电荷存储绝缘层插入在控制栅电极和衬底之间。 隧道绝缘层插入电荷存储绝缘层和基片之间。 阻挡绝缘层插入电荷存储绝缘层和控制栅电极之间。 材料层插入在隧道绝缘层和阻挡绝缘层之间。 材料层具有对应于势阱的底部的能级。
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公开(公告)号：KR1019990069533A
公开(公告)日：1999-09-06
申请号：KR1019980003838
申请日：1998-02-10
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 내부 실린더의 면적을 증가시키고, 폴리실리콘과 실리콘 나이트라이드의 낮은 식각 선택비에 의해 발생되던 문제점을 해소할 수 있는 셀 캐패시터의 제조방법에 대해 개시되어 있다. 이 방법은, 트랜지스터가 형성된 반도체기판 상에, 트랜지스터의 소오스영역을 노출시키는 제1 절연층을 형성하는 단계와, 결과물의 전면에 도전층을 형성하는 단계와, 도전층이 형성된 결과물의 전면에 제2 절연층을 형성한 후, 제2 절연층을 에치백하는 단계와, 제1 절연층의 상부에 형성된 도전층을 제거하는 단계와, 제1 절연층 및 제2 절연층을 제거하는 단계, 및 결과물 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하여 이루어진다.
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公开(公告)号：KR1019990000810A
公开(公告)日：1999-01-15
申请号：KR1019970023912
申请日：1997-06-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 플레이트 폴리층 패턴의 확장된 영역에 콘택을 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 여기서, 플레이트 폴리층 패턴의 일부가 주변회로영역으로 확장되어 있는데, 주변회로영역에서도 다른 영역에 비해 상대적으로 패턴밀도가 낮은 콘정크션 영역으로 확장되어 있고, 상기 플레이트 폴리층 패턴의 확장된 영역상에 메탈 콘택이 형성되어 있다. 상기 콘정크션 영역은 셀 및 주변회로영역의 경계영역으로부터 다소 벗어나 곳에 있어서 상기 경계영역의 단차영향을 작게 받으므로 콘택형성을 위한 포토공정을 안정적으로 진행하여 메탈 콘택의 완성도를 높일 수 있다. 또한, 상기 콘정크션 영역은 패턴의 밀도가 낮으므로 상기 메탈 콘택공정의 디자인 룰도 완화시킬 수 있다.
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公开(公告)号：KR100123696B1
公开(公告)日：1997-09-19
申请号：KR1019930026156
申请日：1993-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/265
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