公开(公告)号：KR1019980048849A

公开(公告)日：1998-09-15

申请号：KR1019960067497

申请日：1996-12-18

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  전인균

IPC: H01L21/336

Abstract: 하나의 칩 내에 메모리소자와 로직소자를 제조하는 방법을 개시하고 있다. 이는, 메모리소자부와 로직소자부로 구분된 반도체 기판 상에 제1 게이트 산화막을 소정 두께로 성장시키고, 상기 결과물 상에 제1 도전층을 형성하고, 상기 제1 도전층 상에 상기 메모리소자부 내의 상기 제1 도전층을 노출시키는 포토레지스트 패턴을 형성한다. 다음, 상기 포토레지스트 패턴을 마스크로 사용하고 노출된 상기 제1 도전층 및 제1 게이트산화막을 식각하여 로직소자부 내에 한정되는 제1 도전층 패턴을 형성하고, 상기 포토레지스트 패턴을 제거한 다음, 노출된 기판 표면에 제2 게이트 산화막을 형성하고, 제2 게이트 산화막이 형성된 결과물 상에 제2 도전층을 형성하고, 제2 도전층이 형성된 상기 결과물에 대한 평탄화공정을 수행하여 평탄화된 도전층을 형성한다. 따라서, 로직소자는 논리회로 소자의 트랜지스터 구동능력을 향상시킬 수 있도록 게이트 산화막 두께를 얇게 형성할 수 있으며, 메모리소자는 게이트산화막의 브레이크다운 특성 및 신뢰성 향상을 위해 두껍게 형성할 수 있다.

公开(公告)号：KR1019980028664A

公开(公告)日：1998-07-15

申请号：KR1019960047802

申请日：1996-10-23

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  강면구 ,  이원식

IPC: H01L21/82

Abstract: 셀 어레이 영역 및 논리회로 영역을 구비하는 임베디드 메모리 논리소자의 트랜지스터 제조방법이 개시되어 있다. 이 방법은 샐리사이드 공정을 이용하여 논리회로 영역의 트랜지스터를 형성한 후에, 셀 어레이 영역에 낮은 도우즈로 이온주입된 N형의 저농도 소오스/드레인 영역을 구비하는 셀 트랜지스터를 형성함으로써, 소자의 동작속도가 저하되는 것을 방지함은 물론, 셀 트랜지스터의 저농도 N형 소오스/드레인 영역에 이온주입 손상이 가해지는 것을 방지할 수 있다. 이에 따라, 저농도 N형 소오스/드레인 영역의 접합 누설전류 특성을 개선시킬 수 있으므로, 소자의 수율 및 전력소모를 향상시킬 수 있다.

公开(公告)号：KR1019970017896A

公开(公告)日：1997-04-30

申请号：KR1019950031002

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 박형무

IPC: H01L21/027 ,  H01L21/265

Abstract: 본 발명은 반도체 제조공정에 관한 것으로, 특히 원 물질과 다른 타입의 기판을 사용하거나 다른 농도의 기판을 사용하기 위하여 수행되는 웰(Well) 형성 공정에 관한 것으로, 필드 옥사이데이션을 형성하는 제1공정; 액티브와 필드 에지 부위 교차점에 PR을 데포지션하고 회전시켜 PR의 표면장력을 이용하여 모이게 하는 제2공정; 블랭크 익스포즈(Blank Expose)를 하여, 필드 I
2 P 패턴 형성과정시에 PR이 날아가는 것을 방지하는 제3공정; 포지티브 PR로 필드 I
2 P 패턴을 형성하고 필드 I
2 P를 하는 제4공정; 및 액티브와 필드에서 부위의 PR로 R
p 를 액티브와 필드 옥사이드 밑의 농도를 같게 맞추는 제5공정을 포함함을 특징으로 한다.
본 발명에 의한 리트로-그레이드 웰 공정에 의하면, 필드 I
2 P가 필드 옥사이드 밑과 필드와 액티브가 만나는 지역이 같게 맺히도록 할 수 있다.

公开(公告)号：KR1019970013362A

公开(公告)日：1997-03-29

申请号：KR1019950028516

申请日：1995-08-31

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  최용진

IPC: H01L27/108

Abstract: 스토리지(storga) 전극을 용이하게 형성할 수 있는 반도체 장치의 커패시더 제조방법에 관하여 개시한다. 본 발명은 커패시터 제조 방법에 있어서 상기 스토리지 전극은 상기 스페이서 전극용 도전층에 개구부를 형성하고 상기 개구부의 측벽에 다결정 실리콘막으로 스페이서를 형성하여 상기 스토리지 전극의 면적을 넓힌다. 본 발명에 따라서 상기 다결정 다결정 실리콘막의 두께를 얇게 증착하여 생산 효율을 증가시키는 장점이 있고, 상기 접촉창의 내부에까지 형성된 상기 구멍에 의해서 작은 크기의 커패시터를 형성하는 것이 가능하여 반도체 장치의 집적도 증가에 기여하는 장점이 있다.

公开(公告)号：KR100772903B1

公开(公告)日：2007-11-05

申请号：KR1020060103017

申请日：2006-10-23

Applicant: 삼성전자주식회사

Inventor： 신지영 ,  박형무

IPC: H01L21/66

CPC classification number: H01L24/05 ,  H01L23/5329 ,  H01L24/03 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05554 ,  H01L2224/05572 ,  H01L2224/05599 ,  H01L2224/05624 ,  H01L2224/0603 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/04953 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2224/05552

Abstract: A semiconductor device and a fabricating method thereof are provided to prevent a bonding region from being damaged due to a probe tip by physically separating the probing region and the bonding region using a protruding pattern. A wiring layer(102) is formed on a substrate(100), and has a first pad contact region(102a) and a second pad contact region(102b). A passivation layer(103) has a first opening(105a) exposing the first pad contact region, a second opening(105b) exposing the second pad contact region, and a protruding patterns(104) separating the first and second openings. A pad metal pattern is conformally formed along the first and second openings and the protruding pattern.

Abstract translation: 提供半导体器件及其制造方法，以通过使用突出图案物理分离探测区域和接合区域来防止接合区域由于探针尖端而损坏。 布线层（102）形成在基板（100）上，并且具有第一焊盘接触区域（102a）和第二焊盘接触区域（102b）。 钝化层（103）具有暴露第一焊盘接触区域的第一开口（105a），暴露第二焊盘接触区域的第二开口（105b）和分离第一和第二开口的突出图案（104）。 垫片金属图案沿着第一和第二开口和突出图案共形地形成。

公开(公告)号：KR1020060006191A

公开(公告)日：2006-01-19

申请号：KR1020040055091

申请日：2004-07-15

Applicant: 삼성전자주식회사

Inventor： 박경채 ,  박형무 ,  김택수

IPC: H01L21/336

Abstract: 단면이 대략 "T"자형인 게이트 전극을 형성하여 상부의 게이트 면적을 크게 함으로써 게이트 저항을 낮출 수 있는 반도체 소자의 트랜지스터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판의 일부를 노출시키는 제1 홀과, 상기 제1 홀과 연통되고 상기 제1 홀보다 더 큰 폭을 가지는 제2 홀을 한정하는 절연막을 형성한다. 상기 제1 홀 및 제2 홀 내에 도전막을 형성하여 단면이 "T"자형인 게이트 전극을 형성한다.
게이트 전극, 게이트 저항, 오버랩 커패시턴스

公开(公告)号：KR1020050112586A

公开(公告)日：2005-12-01

申请号：KR1020040037687

申请日：2004-05-27

Applicant: 삼성전자주식회사

Inventor： 박건우 ,  박형무

IPC: H01L27/04

CPC classification number: H01L28/40 ,  H01L21/76819 ,  H01L21/7684 ,  H01L21/7687 ,  H01L23/5223

Abstract: 금속-절연체-금속 커패시터를 갖는 반도체 소자의 제조방법을 개시한다. 본 발명은 비아 형성을 위한 텅스텐 CMP 전에 커패시터 유전막 CMP를 먼저 실시하여 텅스텐 CMP 시간을 단축시킴으로써, 텅스텐막에 응력이 누적되는 것을 억제하여 크랙 발생을 방지함으로써 커패시터의 불량을 감소시키는 것이다.

公开(公告)号：KR1020020067795A

公开(公告)日：2002-08-24

申请号：KR1020010008139

申请日：2001-02-19

Applicant: 삼성전자주식회사

Inventor： 황성만 ,  박형무 ,  맹동조 ,  이혜령 ,  박호우

IPC: H01L29/78

CPC classification number: H01L21/823835 ,  H01L21/823814 ,  H01L21/823864

Abstract: PURPOSE: A method for fabricating a metal-oxide-semiconductor(MOS) transistor with a lightly-doped-drain(LDD) structure is provided to reduce thermal budget of a low density source/drain region by forming a high density source/drain region prior to the low density source/drain region, and to increase the area of silicide by forming a structure having no spacer. CONSTITUTION: A semiconductor substrate(110) is prepared. A gate electrode(140A,140B) is formed on the semiconductor substrate. A spacer is formed on both sidewalls of the gate electrode. The first impurity region(190) of the first density is formed in the semiconductor substrate at both sides of the spacer. The spacer is eliminated. The second impurity region(200) of the second density lower than the first density is formed in the semiconductor substrate at both sides of the gate electrode exposed when the spacer is removed.

Abstract translation: 目的：提供一种制造具有轻掺杂漏极（LDD）结构的金属氧化物半导体（MOS）晶体管的方法，以通过形成高密度源极/漏极区域来降低低密度源极/漏极区域的热预算 在低密度源极/漏极区域之前，并且通过形成不具有间隔物的结构来增加硅化物的面积。 构成：制备半导体衬底（110）。 在半导体衬底上形成栅电极（140A，140B）。 在栅电极的两个侧壁上形成间隔物。 第一密度的第一杂质区域（190）形成在间隔物的两侧的半导体衬底中。 间隔物被消除。 第二密度低于第一密度的第二杂质区域（200）形成在半导体衬底中，当去除间隔物时，露出的栅电极的两侧。

公开(公告)号：KR1019990065170A

公开(公告)日：1999-08-05

申请号：KR1019980000339

申请日：1998-01-09

Applicant: 삼성전자주식회사

Inventor： 조인욱 ,  박형무

IPC: H01L21/027

Abstract: 본 발명에 의한 반도체 소자의 테스트 패턴 형성방법은, 반도체 기판의 액티브 영역 소정 부분에 트랜치를 형성하는 공정과, 상기 기판의 소자격리 영역에 필드 산화막을 형성하는 공정과, 상기 트랜치와 상기 필드 산화막을 포함한 기판 전면에 층간 절연막을 형성하는 공정과, 상기 층간 절연막을 평탄화하는 공정 및, 광식각 공정으로 상기 층간 절연막을 선택식각하여 상기 트랜치와 연결되는 구조의 콘택 홀을 형성하는 공정으로 이루어져, 콘택 홀 형성 전에 모니터링된 트랜치 내부의 절연막 두께와 콘택 홀 형성후에 모니터링된 트랜치 내부의 절연막 두께 차이를 비교해 주는 방식으로 오버 에치량을 측정할 수 있게 되므로, 콘택 홀 형성시의 총 에치량을 정확하게 모니터링할 수 있게 된다.

公开(公告)号：KR1019970018533A

公开(公告)日：1997-04-30

申请号：KR1019950030992

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 박형무

IPC: H01L27/10

Abstract: 반도체 메모리 장치의 커패시터 제조방법이 개시되어 있다. 반도체 기판상에 제1절연층, 식각저지층, 및 제2절연층을 차례로 형성하고, 그 결과물 상에 포토레지스트 패턴을 형성한 다음, 상기 포토레지스트 패턴을 이용하여 상기 제2절연층, 식각저지층, 및 제2절연층의 일부를 등방성식각한 다음 이방성식각하여, 상기 반도체 기판의 일부분을 노출시키고 그 상단이 하단에 비해 넓게 식각된 형태를 갖는 매몰콘택홀을 형성한다. 이어서, 상기 결과물 상에 도전물을 증착한 다음 상기 제2절연층이 노출되도록 에치백하여 상기 매몰콘택홀을 매립하는 제1도전층을 형성하고, 상기 결과물을 패터닝하여 상기 제2절연층 및 제1도전층의 일부를 식각한 다음, 제2도전층을 형성하고, 에치백하여 상기 식각된 제2절연층이 측벽에 스페이서를 형성한다. 계속해서, 상기 제2절연층을 제거하여 스토리지 전극을 완성한다. 따라서, 커패시터의 스토리지 전극 형성시 셀프얼라인이 가능하며, 등방성 및 이방성식각을 매몰콘택을 형성하기 때문에, 커패시터의 유효면적을 증가시킬 수 있다.