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公开(公告)号：KR1020060084255A
公开(公告)日：2006-07-24
申请号：KR1020050005046
申请日：2005-01-19
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 미세 전자 소자 성능 개선에 적합한 다층 유전막 및 그 제조 방법이 제공된다. 미세 전자 소자의 다층 유전막은 단일 성분의 산화물로 형성되어 있는 단일막 및 단일막의 양면에 형성되어 있는 두 개 이상의 서로 다른 성분의 산화물로 층상 구조가 없도록 형성되어 있는 복합막을 포함한다.
다층 유전막, 단일막, 복합막, LDI-
公开(公告)号：KR1020060003172A
公开(公告)日：2006-01-10
申请号：KR1020040051974
申请日：2004-07-05
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/40 , H01L28/65 , Y10S438/957
Abstract: 아날로그 반도체 소자의 커패시터에서 유전막의 제조공정의 생산성을 높이고, 전극과의 반응성이 낮고, 우수한 누설전류 특성을 얻을 수 있는 다층 유전막을 갖는 아날로그 반도체 소자의 커패시터 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 하부전극과 상부전극 사이에 VCC 이차항의 계수가 음의 값을 갖는 하부유전막과 상부유전막을 형성하고, 상부유전막과 하부유전막 사이에 VCC 이차항의 계수가 양의 값을 갖는 중간유전막을 형성한다. 상부 및 하부 유전막은 산화막을 사용할 수 있고, 중간유전막은 산화하프늄(HfO
2 )을 사용할 수 있다.
아날로그 반도체 소자, 커패시터, VCC 이차항의 계수, 다층 유전막.-
公开(公告)号：KR1020050060401A
公开(公告)日：2005-06-22
申请号：KR1020030092011
申请日：2003-12-16
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 내부에 고유전물질이 포함되는 수직 핑거 커패시터 제조 방법을 제공한다. 수직 핑거 커패시터 제조 방법은 각각 하나 이상의 수직 핑거를 구비한 상부 전극 및 하부 전극의 형상이 패터닝된 음각 몰드를 준비하는 단계, 음각 몰드를 도전성 물질로 채워서 상부 전극 및 하부 전극을 형성하는 단계, 상부 전극의 수직 핑거와 하부 전극의 수직 핑거의 사이에 형성되어 있는 음각 몰드를 제거하여 유전체가 형성될 빈 공간을 준비하는 단계, 음각 몰드가 제거된 빈 공간에 고유전체 물질을 채움으로써 커패시터를 완성하는 단계를 포함한다.
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公开(公告)号：KR1020210016761A
公开(公告)日：2021-02-17
申请号：KR1020190094938
申请日：2019-08-05
Applicant: 삼성전자주식회사
Abstract: 차량에탑재되는차량용전자장치에있어서, 통신부; 출력인터페이스; 저장부; 및상기저장부에사고이력정보및 사고모델에관련된운전자정보중 적어도하나또는이들의조합을포함하는사고모델정보를저장하고, 상기통신부를통해적어도하나의주변차량으로부터적어도하나의제2 주변운전자정보를수신하고, 상기사고모델정보및 상기적어도하나의제2 주변운전자정보에기초하여사고위험정보를생성하고, 상기사고위험정보를상기출력인터페이스를통해출력하는하나이상의프로세서를포함하는차량용전자장치가제공된다.
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Patent Agency Ranking
公开(公告)号：KR101900042B1
公开(公告)日：2018-09-18
申请号：KR1020120049765
申请日：2012-05-10
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/6656 , H01L21/28008 , H01L21/31111 , H01L21/762 , H01L21/823456 , H01L21/823468 , H01L21/823481 , H01L27/088 , H01L27/092 , H01L29/6653 , H01L29/66553
Abstract: 반도체소자가제공된다. 기판의제 1 영역상에차례로적층된제 1 게이트유전층, 제 1 하부게이트전극, 및제 1 상부게이트전극이제공된다. 기판의제 2 영역상에차례로적층된제 2 게이트유전층, 제 2 하부게이트전극, 및제 2 상부게이트전극이제공된다. 제 1 상부게이트전극의측벽을차례로덮는제 1 스페이서및 제 3 스페이서가제공되고, 제 2 상부게이트전극의측벽을차례로덮는제 2 스페이서및 제 4 스페이서가제공된다. 상기제 1 하부게이트전극의측벽은상기제 3 스페이서와접촉한다.
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公开(公告)号：KR1020170036599A
公开(公告)日：2017-04-03
申请号：KR1020160104477
申请日：2016-08-17
Applicant: 삼성전자주식회사
Abstract: 비접촉센서를이용한반도체소자형성방법, 그의구조에관한것이다. 그의제조방법은, 기판의활성영역, 및상기활성영역과다른측정영역들내에제1 및제2 핀패턴들을각각형성하고, 상기제1 및제2 핀패턴들을가로지르는제1 및제2 게이트전극들을각각형성하고, 상기제2 게이트전극들의접촉전위차를측정하여상기측정된접촉전위차를근거로상기제1 게이트전극들의문턱전압을검출하는것을포함한다.
Abstract translation: 一种使用非接触式传感器形成半导体器件的方法及其结构。 该方法包括分别在衬底的有源区中和与有源区不同的测量区中形成第一和第二引脚图案，分别在第一和第二引脚图案上形成第一和第二栅电极 并且测量第二栅电极的接触电势差并且基于测量的接触电势差检测第一栅电极的阈值电压。
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公开(公告)号：KR1020170010682A
公开(公告)日：2017-02-01
申请号：KR1020150102662
申请日：2015-07-20
Applicant: 삼성전자주식회사
CPC classification number: H04R5/04 , H04R29/001 , H04R2420/05
Abstract: 본발명은외부출력장치를통한출력제어방법및 전자장치에관한것으로, 외부출력장치의유형을판단하여, 상기외부출력장치의유형에대응되는회로를선택하고, 상기선택된회로를통해상기외부출력장치에게오디오출력을제공할수 있다. 본발명의다양한실시예에따른출력제어방법은제 1 내지제 4 단자를포함하고있는제 1 외부커넥터또는제 2 외부커넥터중 어느하나를수용할수 있는리셉터클(receptacle)을통해상기제 1 외부커넥터또는상기제 2 외부커넥터의삽입을확인하고, 상기삽입된외부커넥터가상기제 1 외부커넥터인지, 상기제 2 외부커넥터인지를검출하고, 상기검출된결과에따라, 상기제 1 외부커넥터가삽입된경우, 상기제 1 방식으로오디오출력을상기제 1 외부커넥터에제공하고, 상기검출된결과에따라, 상기제 2 외부커넥터가삽입된경우, 상기제 2 방식으로오디오출력을상기제 2 외부커넥터에제공할수 있다. 또한, 다른실시예가가능하다.
Abstract translation: 提供了一种通过外部输出装置控制输出的电子装置和方法。 电子设备包括壳体，形成为容纳第一外部连接器和第二外部连接器中的一个的插座以及电连接到插座的电路。 第一外部连接器包括第一，第二，第三和第四端子。 第二外部连接器包括第一，第二，第三和第四端子。 电路被配置为检测第一和第二外部连接器中的一个是否插入到插座中，并且基于检测结果，如果插入第一外部连接器，则以第一方式向第一外部连接器提供音频输出， 并且如果插入第二外部连接器，则以与第一方式不同的第二方式将音频输出提供给第二外部连接器。
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公开(公告)号：KR1020150068084A
公开(公告)日：2015-06-19
申请号：KR1020130153863
申请日：2013-12-11
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/28247 , H01L21/02532 , H01L21/02576 , H01L21/02579 , H01L21/0262 , H01L21/02636 , H01L21/28518 , H01L21/76829 , H01L21/76843 , H01L21/76855 , H01L21/76897 , H01L29/6653 , H01L29/66545 , H01L29/66628
Abstract: 반도체장치의제조방법에서, 기판상에순차적으로적층된더미게이트전극및 게이트마스크를포함하는더미게이트구조물을형성한다. 더미게이트구조물측벽상에스페이서를형성한다. 게이트마스크를제거하여더미게이트전극을노출시키며, 이때스페이서상부에리세스(recess)가형성된다. 리세스를채우는캐핑막패턴을형성한다. 노출된더미게이트전극을게이트전극으로대체한다.
Abstract translation: 在制造半导体器件的方法中，形成包括依次层叠在基板上的栅极掩模的伪栅极电极和虚拟栅极结构。 在虚拟栅极结构的侧壁上形成间隔物。 通过去除栅极掩模来暴露伪栅电极，并且此时在空间的上部形成凹部。 形成填充凹部的封盖膜图案。 暴露的虚拟栅电极被栅电极代替。
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公开(公告)号：KR1020100093360A
公开(公告)日：2010-08-25
申请号：KR1020090012509
申请日：2009-02-16
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/31
Abstract: PURPOSE: A semiconductor integrated circuit device and its manufacturing method are provided to control deterioration and leakage current of the semiconductor device by forming a multiple dielectric layer between a bottom electrode and an upper electrode. CONSTITUTION: A bottom electrode(210) is formed on a substrate(100). A first dielectric layer(222) is formed into one or more combinations selected in the group including a metal nitride layer and a metal oxynitride on the bottom electrode. A second dielectric layer(230) is formed on the first dielectric layer. The second dielectric layer comprises a zirconium oxide layer. An upper electrode(250) is formed on the second dielectric layer.
Abstract translation: 目的：提供一种半导体集成电路器件及其制造方法，用于通过在底部电极和上部电极之间形成多个电介质层来控制半导体器件的劣化和漏电流。 构成：在基板（100）上形成底部电极（210）。 第一电介质层（222）形成为在底电极上包括金属氮化物层和金属氮氧化物的组中选择的一种或多种组合。 第二电介质层（230）形成在第一电介质层上。 第二电介质层包括氧化锆层。 在第二电介质层上形成上电极（250）。
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