公开(公告)号：KR1020140011679A

公开(公告)日：2014-01-29

申请号：KR1020120078372

申请日：2012-07-18

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  신진현 ,  성호준

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/76289 ,  H01L21/764 ,  H01L27/11517 ,  H01L27/11524 ,  H01L27/11563 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/7881 ,  H01L21/28141

Abstract: According to the present invention, a nonvolatile memory device includes device isolation patterns defining active parts extended in a second direction vertical to a first direction and separated in the first direction in a substrate; a gate structure extended in the first direction and separated in the second direction on the substrate. From a cross-sectional point according to the second direction, the device isolation patterns include a first air gap. The upper and the lower surface of the air gap are sinuous.

Abstract translation: 根据本发明，非易失性存储器件包括：器件隔离图案，其限定在垂直于第一方向的第二方向上延伸并在衬底中沿第一方向分离的有源部分; 栅极结构在第一方向上延伸并在基板上沿第二方向分离。 从根据第二方向的横截面点，装置隔离图案包括第一气隙。 气隙的上表面和下表面是弯曲的。

公开(公告)号：KR101346294B1

公开(公告)日：2014-01-02

申请号：KR1020070024097

申请日：2007-03-12

Applicant: 삼성전자주식회사

Inventor： 박상용 ,  권성현 ,  심재황 ,  김건수 ,  박재관

IPC: H01L21/027

CPC classification number: H01L27/11521 ,  H01L21/0334 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/11524 ,  H01L27/11568

Abstract: 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 제1 가이드 패턴들을 형성하고, 마스크막을 콘포말하게 형성하고, 제1 가이드 패턴 양측의 빈 영역을 채우는 제2 가이드 패턴을 형성한다. 이때, 서로 인접한 제1 및 제2 가이드 패턴들 사이의 마스크막의 일부를 마스크 패턴으로 사용한다. 이로써, 균일하고 미세한 반도체 패턴들을 형성할 수 있다.

公开(公告)号：KR1020130140491A

公开(公告)日：2013-12-24

申请号：KR1020120063939

申请日：2012-06-14

Applicant: 삼성전자주식회사

Inventor： 성호준 ,  심재황

IPC: H01L27/06 ,  H01L27/02

CPC classification number: H01L29/66477 ,  H01L21/28273 ,  H01L27/0629 ,  H01L27/11521 ,  H01L28/20 ,  H01L29/66825 ,  H01L29/7881

Abstract: The present invention relates to a method for manufacturing a semiconductor device. A field trench defining an active zone and a lower gate pattern on the active zone is formed by etching a substrate. The lower gate pattern includes a tunnelling insulation pattern and a lower gate electrode pattern. A filed zone is formed by filling the field trench with a field insulating material. An upper gate pattern is formed on the lower gate pattern, and a stopping layer and a buffer layer are successively formed on the field zone and the upper gate pattern. A first resistance pattern is formed on the buffer layer of the field zone, and a second resistance pattern is formed on the buffer layer on the upper gate pattern. A minor insulation layer covering the first and the second resistance pattern is formed, and the upper part of the minor insulation layer and the second resistance pattern are removed through a flattening process.

Abstract translation: 本发明涉及半导体器件的制造方法。 通过蚀刻衬底形成限定有源区上的有源区和下栅极图案的场沟。 下栅极图案包括隧道绝缘图案和下栅极电极图案。 通过用场绝缘材料填充场沟沟来形成归一区。 在下栅极图案上形成上栅极图案，并且在场区域和上栅极图案上依次形成停止层和缓冲层。 在场区的缓冲层上形成第一电阻图案，并且在上栅极图案上的缓冲层上形成第二电阻图案。 形成覆盖第一和第二电阻图案的次要绝缘层，通过平坦化处理去除次要绝缘层和第二电阻图案的上部。

公开(公告)号：KR1020120067634A

公开(公告)日：2012-06-26

申请号：KR1020100129161

申请日：2010-12-16

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L21/762 ,  H01L21/764 ,  H01L29/788 ,  H01L21/768

CPC classification number: H01L29/788 ,  H01L21/76229 ,  H01L21/764 ,  H01L21/76829

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to reduce parasitic capacitance by forming an air gap between first gate structures and to protect a first insulating layer by forming an insulating structure between second preparatory gate structures. CONSTITUTION: A turner insulating layer(110) is formed on a substrate(100). A second insulating layer(200) and a third insulating layer(210) are successively formed on a first insulating layer(180) covering preparatory gate structures(162, 164). A first air gap(190) is formed between the preparatory gate structures within a preparatory string. A mask is formed on the third insulating layer. The second insulating layer and the third insulating layer are respectively changed into a second insulating pattern and a third insulating pattern through an etching process.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过在第一栅极结构之间形成气隙来减小寄生电容，并且通过在第二预备栅极结构之间形成绝缘结构来保护第一绝缘层。 构成：在基板（100）上形成转栅绝缘层（110）。 在覆盖预制栅极结构（162,164）的第一绝缘层（180）上依次形成第二绝缘层（200）和第三绝缘层（210）。 第一空气间隙（190）形成在预备串中的预备门结构之间。 在第三绝缘层上形成掩模。 通过蚀刻工艺将第二绝缘层和第三绝缘层分别改变为第二绝缘图案和第三绝缘图案。

公开(公告)号：KR100843713B1

公开(公告)日：2008-07-04

申请号：KR1020070032826

申请日：2007-04-03

Applicant: 삼성전자주식회사

Inventor： 권성현 ,  심재황 ,  곽동화 ,  김주영

IPC: H01L21/28

Abstract: 미세 콘택홀을 갖는 반도체 소자의 제조 방법이 제공된다. 이 반도체소자의 제조방법은 반도체기판에 활성영역들을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 소자분리막을 갖는 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막 상에 복수개의 제1 몰딩 라인들을 형성한다. 상기 제1 몰딩 라인들 사이에 위치하며 상기 제1 몰딩 라인들과 이격된 제2 몰딩 라인들을 형성한다. 상기 제1 및 제2 몰딩 라인들을 패터닝하여 제1 및 제2 몰딩 패턴들을 형성한다. 상기 제1 및 제2 몰딩 패턴들의 측벽들을 둘러싸는 마스크 패턴을 형성한다. 상기 제1 및 제2 몰딩 패턴들을 제거하여 개구부들을 형성한다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 층간절연막을 식각하여 콘택 홀들을 형성한다.

公开(公告)号：KR100787943B1

公开(公告)日：2007-12-24

申请号：KR1020060136711

申请日：2006-12-28

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  임용식 ,  김기남 ,  박재관

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521 ,  Y10S438/954 ,  H01L21/26513 ,  H01L21/31144

Abstract: A method for forming a non-volatile memory device is provided to minimize a characteristic distribution of a cell transistor adjacent to string selection and/or grounding selection gate lines. A plurality of first mask patterns including a source mask line(120d), a string selection mask line(120s), a plurality of first cell mask lines(120c) formed between the source mask line and the string selection mask line are formed in parallel on an etching target layer(115) formed on a substrate(100). A gap control layer(130) is formed to cover conformally the substrate having the first mask patterns. The gap control layer includes extended grooves which are extended in parallel to the first mask patterns. A plurality of second mask patterns are formed to fill the grooves. The second mask patterns include a plurality of second cell mask lines(140c). The etching target layer is exposed by performing an isotropic etching process for the interval control layer. A grounding selection gate line, cell gate lines, and a string selection gate line are formed by patterning the etching target layer.

Abstract translation: 提供了一种用于形成非易失性存储器件的方法，以使与晶体管选择和/或接地选择栅极线相邻的单元晶体管的特性分布最小化。 并行地形成包括源极掩模线（120d），串选择掩模线（120s），形成在源极掩模线和串选择掩模线之间的多个第一单元掩模线（120c）的多个第一掩模图案 在形成在基板（100）上的蚀刻目标层（115）上。 间隙控制层（130）形成为覆盖具有第一掩模图案的基底。 间隙控制层包括平行于第一掩模图案延伸的延伸凹槽。 形成多个第二掩模图案以填充凹槽。 第二掩模图案包括多个第二单元掩模线（140c）。 通过对间隔控制层进行各向同性蚀刻处理来曝光蚀刻目标层。 通过图案化蚀刻目标层来形成接地选择栅极线，单元栅极线和串选择栅极线。

公开(公告)号：KR100764745B1

公开(公告)日：2007-10-08

申请号：KR1020060083652

申请日：2006-08-31

Applicant: 삼성전자주식회사

Inventor： 곽동화 ,  박재관 ,  임용식 ,  정원철 ,  심재황

IPC: H01L21/335

CPC classification number: H01L27/105 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823481 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/66795 ,  H01L29/7853 ,  H01L29/7854

Abstract: A semiconductor device with a semi-cylindrical active region and a manufacturing method thereof are provided to reduce the generation of conductive residues in a gate patterning process by performing a rounding process on an upper surface of a cell active region using the phenomenon of bird's beak and to improve swing characteristics, coupling ratio characteristics and channel boosting characteristics by using a fin-FET(Field Effect Transistor) structure. A trench mask pattern composed of an oxide pattern and a nitride pattern is formed on a semiconductor substrate(100) with active and isolation regions. A thermal oxidation is performed on the resultant structure by using the nitride pattern as a diffusion mask, so that a thermal oxide layer for defining a convexity on an upper surface of the substrate of the active region is formed. Trenches for defining the active regions are formed on the resultant structure by etching selectively the thermal oxide layer and substrate using the trench mask pattern as an etch mask. Isolation patterns are formed on the resultant structure in order to fill the trenches. The trench mask pattern is removed therefrom. Gate patterns(260) is formed on the active regions, respectively.

Abstract translation: 提供具有半圆柱形有源区的半导体器件及其制造方法，以通过使用鸟喙的现象在电池活性区域的上表面上进行舍入处理来减少栅极图案化工艺中的导电残留物的产生， 通过使用鳍FET（场效应晶体管）结构来改善摆动特性，耦合比特性和通道升压特性。 在具有活性和隔离区域的半导体衬底（100）上形成由氧化物图案和氮化物图案构成的沟槽掩模图案。 通过使用氮化物图案作为扩散掩模，对所得结构进行热氧化，从而形成用于在有源区的衬底的上表面上限定凸起的热氧化层。 通过使用沟槽掩模图案作为蚀刻掩模选择性地蚀刻热氧化物层和衬底，在所得结构上形成用于限定有源区的沟槽。 在所得结构上形成隔离图案以便填充沟槽。 从其中移除沟槽掩模图案。 栅极图案（260）分别形成在有源区域上。

公开(公告)号：KR101762661B1

公开(公告)日：2017-08-04

申请号：KR1020100091504

申请日：2010-09-17

Applicant: 삼성전자주식회사

Inventor： 김태현 ,  김경현 ,  심재황 ,  신재진 ,  임종흔 ,  박현민

IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/28

CPC classification number: H01L27/11526 ,  H01L21/764 ,  H01L21/7682 ,  H01L27/11529 ,  H01L27/11573

Abstract: 에어갭(air gap)을갖는반도체소자제조방법이개시되어있다. 기판상에서로이격된복수개의예비게이트구조물들의측벽및 예비게이트구조물들사이의기판상면에캐핑막패턴을형성하고, 예비게이트구조물들의상면및 캐핑막패턴의상면상에차단막을형성한다. 차단막및 캐핑막패턴일부를제거하여예비게이트구조물들의측벽일부에캐핑막패턴을형성한다. 캐핑막패턴에의해커버되지않은예비게이트구조물들부분상에도전막을형성하고, 예비게이트구조물들과반응시켜게이트구조물들을형성한다. 게이트구조물들사이에에어갭을갖는제2 절연막을기판상에형성한다. 에어갭 형성에의해, 기생커패시턴스를감소시킬수 있고, 에어갭도충분히크고균일하게형성될수 있다.

公开(公告)号：KR101692403B1

公开(公告)日：2017-01-04

申请号：KR1020100129161

申请日：2010-12-16

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L21/762 ,  H01L21/764 ,  H01L29/788 ,  H01L21/768

CPC classification number: H01L29/788 ,  H01L21/76229 ,  H01L21/764

Abstract: 반도체소자제조방법에서, 제1 간격으로서로이격된복수개의제1 예비게이트구조물들및 제1 예비게이트구조물들양측의제2 예비게이트구조물들을각각포함하며, 제1 간격보다큰 제2 간격으로서로이격된복수개의예비스트링들을기판상에형성한다. 예비게이트구조물들을커버하는제1 절연막을기판상에형성한다. 예비스트링들사이를매립하는절연막구조물을제1 절연막상에형성한다. 예비게이트구조물들사이를부분적으로매립하는희생막패턴을제1 절연막상에형성하고, 희생막패턴에의해커버되지않은제1 절연막부분을제거하여제1 절연막패턴을형성한다. 제1 절연막패턴에의해커버되지않은예비게이트구조물들부분에도전막을반응시켜각각제1 및제2 게이트구조물들을형성함으로써, 각각제1 및제2 스트링들을형성한다. 게이트구조물들상에캐핑막을형성하여게이트구조물들사이에제2 에어갭을형성한다.

Abstract translation: 一种制造半导体器件的方法包括形成彼此间隔开第一距离的多个串，每个串包括在第二预栅结构之间间隔第二距离小于第一距离的第一预栅极结构，形成第一绝缘层 覆盖第一和第二预选栅结构，形成绝缘层结构以填充串之间的空间，形成牺牲层图案以部分地填充第一和第二预栅结构之间的空间，去除未覆盖的第一绝缘层的一部分 通过所述牺牲层图案以形成第一绝缘层图案，使未被所述第一绝缘层图案覆盖的所述第一和第二预选栅极结构的部分与导电层反应以形成栅极结构，并且在所述栅极结构上形成覆盖层 在门结构之间形成气隙。

公开(公告)号：KR1020150136387A

公开(公告)日：2015-12-07

申请号：KR1020140063824

申请日：2014-05-27

Applicant: 삼성전자주식회사

Inventor： 송민성 ,  신진현 ,  심재황 ,  임준성 ,  최봉현

IPC: H01L21/027 ,  G03F7/20

CPC classification number: H01L21/3086 ,  H01L21/0334 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3081 ,  H01L21/3088 ,  H01L21/76224 ,  H01L21/768 ,  H01L21/0274

Abstract: 트리플패터닝공정을이용하는반도체소자의제조방법을개시한다. 피식각막위에형성된폴리머함유패턴의측벽및 상면을덮는다공성막을형성한다. 다공성막을통해폴리머함유패턴까지분해가스를공급하여폴리머함유패턴의일부를분해하여축소된폴리머함유패턴및 보이드(void)를형성한다. 다공성막의일부를제거하여축소된폴리머함유패턴으로부터이격된다공성스페이서패턴을형성한다. 축소된폴리머함유패턴및 다공성스페이서패턴을식각마스크로이용하여피식각막을식각한다.

Abstract translation: 本发明公开了一种通过三重图案化工艺制造半导体器件的方法。 形成覆盖在蚀刻对象层上形成的含聚合物的图案的上表面和侧壁的多孔层。 通过向多孔层供给含聚合物的图案来分解含有聚合物的图案的一部分。 因此，形成了含有还原聚合物的图案和空隙。 通过除去多孔层的一部分来形成与含还原聚合物图案分离的多孔隔离物图案。 通过使用还原聚合物的图案和多孔空间图案作为蚀刻掩模来蚀刻蚀刻对象层。