公开(公告)号：KR1020090016225A

公开(公告)日：2009-02-13

申请号：KR1020070080717

申请日：2007-08-10

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  윤보언 ,  홍창기 ,  신성호

IPC: H01L21/304

CPC classification number: H01L21/762 ,  B24B9/065 ,  H01L21/3212

Abstract: A method for fabricating a semiconductor device is provided to prevent bad connection due to a corner by removing the corner protruded from a substrate. In a method for fabricating a semiconductor device, a first substrate and a second substrate are prepared. A side vertical to the surface of the second substrate is formed at the corner(106) of the second substrate. At this time, the corner protruded to the side direction of the second substrate is removed through etching. A defect layer(110) is formed inside of the second substrate which is adhered on the first substrate. A part of the second substrate is separated from the boundary of the defect layer.

Abstract translation: 提供了一种用于制造半导体器件的方法，以通过去除从基板突出的角部来防止由于拐角而造成的连接不良。 在制造半导体器件的方法中，准备第一衬底和第二衬底。 在第二基板的角部（106）处形成垂直于第二基板的表面的一侧。 此时，通过蚀刻去除突出到第二基板的侧面方向的角部。 在粘附在第一基板上的第二基板的内部形成缺陷层（110）。 第二衬底的一部分与缺陷层的边界分离。

公开(公告)号：KR100843241B1

公开(公告)日：2008-07-02

申请号：KR1020070031088

申请日：2007-03-29

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  손용훈 ,  홍창기 ,  윤보언 ,  윤성규 ,  최석헌

IPC: H01L21/027

CPC classification number: H01L21/0274 ,  G03F1/80 ,  G03F7/70466 ,  H01L21/32139

Abstract: A method for manufacturing a semiconductor device is provided to form a fine pattern through a simple method using self-aligned double patterning. A first oxide layer pattern(20a) is formed on a silicon substrate. The silicon substrate is etched to a predetermined depth by using the first oxide layer pattern as an etch mask. A first silicon layer pattern is formed on the silicon substrate and the first oxide layer pattern in order to form a groove between the oxide layer patterns. A second oxide layer pattern(40b) having a top surface corresponding to the top surface of the first oxide layer pattern is formed in the groove. A second silicon layer pattern is formed by removing a part of the first silicon layer pattern higher than the top surface of the second oxide layer pattern. A third silicon layer pattern(30c) is formed by heating the second silicon layer pattern.

Abstract translation: 提供一种制造半导体器件的方法，以通过使用自对准双重图案化的简单方法形成精细图案。 在硅衬底上形成第一氧化物层图案（20a）。 通过使用第一氧化物层图案作为蚀刻掩模，将硅衬底蚀刻到预定深度。 在硅衬底和第一氧化物层图案上形成第一硅层图案，以便在氧化物层图案之间形成凹槽。 在沟槽中形成具有与第一氧化物层图案的顶表面对应的顶表面的第二氧化物层图案（40b）。 通过去除比第二氧化物层图案的顶表面高的第一硅层图案的一部分来形成第二硅层图案。 通过加热第二硅层图案形成第三硅层图案（30c）。

公开(公告)号：KR100839355B1

公开(公告)日：2008-06-19

申请号：KR1020060117987

申请日：2006-11-28

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  홍창기 ,  윤보언 ,  배대록 ,  윤성규 ,  최석헌

IPC: H01L21/304

CPC classification number: H01L21/02032 ,  C09G1/02 ,  H01L21/02024 ,  H01L21/02079

Abstract: 두 종류의 슬러리를 이용하여 연마하여 기판의 표면을 평탄화시킬 수 있는 기판의 재생 방법에서는 가장자리 영역에 단차가 형성된 기판을 건식 실리카(fumed silica)를 포함하는 슬러리를 사용하여, 상기 단차가 형성된 부분이 제거되도록 1차 화학적 기계적 연마한다. 콜로이드성 실리카(colloidal silica)를 포함하는 슬러리를 사용하여, 상기 기판의 표면 거칠기를 개선하기 위하여 상기 기판을 2차 화학적 기계적 연마한다. 상기 1차 및 2차 화학적 기계적 연마는 폴리우레탄 물질을 포함하는 연마 패드를 이용하여 수행한다. 이때, 상기 가장자리 영역에 상부로 단차가 형성된 기판은 에스오아이(Silicon On Insulator) 기판의 제조 공정에 사용된 도너(donor) 기판이다. 따라서, 상기와 같이 재생된 도너 기판은 이후 반도체 공정에서 다시 재활용할 수 이어 제조공정의 비용을 낮출 수 있다.

公开(公告)号：KR1020080051269A

公开(公告)日：2008-06-11

申请号：KR1020060122019

申请日：2006-12-05

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  홍창기 ,  윤보언 ,  윤성규 ,  최석헌 ,  배대록 ,  한상엽

IPC: H01L21/8229

Abstract: A method of forming a silicon channel layer and a method of manufacturing a stack memory device are provided to improve the yield of the device by forming the silicon channel layer with minimized thickness distribution variations. A second substrate(126) jointed to a first substrate(100) is prepared, and then a polishing stop layer(130) having polishing selectivity different from a silicon(140) is formed on the second substrate. A silicon layer is formed on the polishing stop layer to cover a damaged edge region of the second substrate at an ion cutting process. The silicon layer is removed by a first chemical mechanical polishing process until the surface of the polishing stop layer is exposed. The polishing stop layer is removed, and then the second substrate is polished by a second chemical mechanical polishing process to form the second substrate as a silicon channel layer of the first substrate.

Abstract translation: 提供一种形成硅沟道层的方法和制造堆叠存储器件的方法，以通过以最小的厚度分布变化形成硅沟道层来提高器件的产量。 准备与第一基板（100）接合的第二基板（126），然后在第二基板上形成具有与硅（140）不同的抛光选择性的抛光停止层（130）。 在离子切割处理中，在抛光停止层上形成硅层以覆盖第二基板的损坏边缘区域。 通过第一化学机械抛光工艺去除硅层，直到抛光停止层的表面露出。 除去抛光停止层，然后通过第二化学机械抛光工艺抛光第二衬底，以形成作为第一衬底的硅沟道层的第二衬底。

公开(公告)号：KR1020080038535A

公开(公告)日：2008-05-07

申请号：KR1020060105523

申请日：2006-10-30

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  최석헌 ,  홍창기 ,  윤보언 ,  윤성규 ,  배대록

IPC: H01L21/20

CPC classification number: H01L21/185 ,  H01L21/02458 ,  H01L21/02472 ,  H01L21/30625 ,  H01L21/324

Abstract: A method for manufacturing a stack-type semiconductor apparatus is provided to improve the thickness uniformity of a surface layer used as a channel silicon layer by completely removing a polishing sacrificial layer using slurries after forming a polishing stop layer. A first substrate having a surface layer(16) and a second substrate(20) are prepared. A semiconductor structure(25) is formed on the second substrate. A polishing stop layer including oxide or nitride is formed under the surface layer. A separating layer is formed under the polishing stop layer by using a hydrogen ion implantation. The first substrate and the second substrate are joined to each other so that the surface layer is contacted to the semiconductor structure. A bulk layer of the first substrate is separated from the second substrate by using the separating layer as a cutting surface. A CMP process is performed until the polishing stop layer of the joined first substrate is exposed. The polishing stop layer is removed so that the surface layer of the joined first substrate is exposed.

Abstract translation: 提供一种叠层型半导体装置的制造方法，用于通过在形成抛光停止层之后通过使用浆料完全去除抛光牺牲层来改善用作沟道硅层的表面层的厚度均匀性。 制备具有表面层（16）和第二衬底（20）的第一衬底。 半导体结构（25）形成在第二基板上。 包含氧化物或氮化物的抛光停止层形成在表面层下面。 通过使用氢离子注入在抛光停止层下形成分离层。 第一基板和第二基板彼此接合，使得表面层与半导体结构接触。 通过使用分离层作为切割表面，将第一基板的本体层与第二基板分离。 进行CMP处理，直到接合的第一基板的抛光停止层露出。 去除抛光停止层，使得接合的第一基板的表面层露出。

公开(公告)号：KR1020080010537A

公开(公告)日：2008-01-31

申请号：KR1020060070629

申请日：2006-07-27

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  홍창기 ,  윤보언 ,  윤성규 ,  한상엽

IPC: H01L21/027 ,  H01L21/32

CPC classification number: G03F7/0002 ,  H01L21/32135

Abstract: A method for forming a fine pattern is provided to form a fine pattern without distortion by performing an imprint method and an electrochemical mechanical polishing process. A method for forming a fine pattern comprises the steps of: preparing a substrate having a conductive film; forming an electro-shielding pattern on the conductive film, wherein the electro-shielding pattern partially exposes the conductive film; and forming a conductive pattern by performing an electrochemical mechanical polishing process for the exposed parts of the conductive film to be removed. The electro-shielding pattern includes Alkanethiol and is coated with Alkanethiol in a monolayer or a multilayer.

Abstract translation: 提供形成精细图案的方法以通过执行压印方法和电化学机械抛光工艺形成没有变形的精细图案。 形成精细图案的方法包括以下步骤：制备具有导电膜的衬底; 在导电膜上形成电屏蔽图案，其中电屏蔽图案部分地暴露导电膜; 以及通过对待除去的导电膜的暴露部分进行电化学机械抛光工艺来形成导电图案。 电屏蔽图案包括烷硫醇并且在单层或多层中涂覆有烷硫醇。

公开(公告)号：KR1020060099313A

公开(公告)日：2006-09-19

申请号：KR1020050020689

申请日：2005-03-11

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  홍창기

IPC: C09K13/06

Abstract: 연마장벽층인 실리콘 산화막 및 상기 실리콘 산화막을 덮는 금속막을 구비하는 반도체기판의 화학 기계 연마(Chemical Mechanical Polishing ; CMP)에 사용되는 화학 기계 연마 슬러리가 제공된다. 상기 화학 기계 연마 슬러리는 산화제, 철 화합물, 금속 산화막 연마제, 산화막 연마억제제, 유기산 및 탈이온수로 구비되고, pH(수소이온지수)가 2 내지 6인 수용액이다. 상기 산화제는 상기 금속막을 산화시켜 금속 산화막을 만든다. 상기 철 화합물은 상기 금속막을 산화시킴으로써 환원된 상기 산화제를 다시 산화시킨다. 상기 금속 산화막 연마제는 상기 산화제가 만든 상기 금속 산화막을 기계적으로 제거한다. 한편, 상기 산화막 연마억제제는 연마 장벽층인 상기 실리콘 산화막이 연마되는 것을 억제시킨다. 상기 유기산은 상기 금속 산화막 연마제의 분산을 안정화시킨다.
연마선택비, 침식현상, 아민화합물, 화학 기계적 슬러리, 실리콘 산화막, 금속막

公开(公告)号：KR1020060064946A

公开(公告)日：2006-06-14

申请号：KR1020040103634

申请日：2004-12-09

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  이재동 ,  홍창기 ,  윤보언

IPC: C09K3/14

CPC classification number: C09K3/1463 ,  C09G1/02 ,  H01L21/31053

Abstract: 점도증가제를 함유하는 CMP용 슬러리 조성물 및 그 제조 방법과 이들을 이용한 기판 연마 방법에 관하여 개시한다. 본 발명에 따른 CMP용 슬러리 조성물은 연마 입자와, 비이온성 수용성 고분자 또는 알콜류 화합물로 이루어지는 점도증가제와, 음이온성 고분자 화합물로 이루어지는 계면활성제와, 순수를 포함한다. 상기 연마 입자로서 세리아 연마 입자를 사용할 때 본 발명에 따른 CMP용 슬러리 조성물은 1.5 ∼ 5.0 cP의 점도를 가진다.
CMP, 슬러리 조성물, 점도증가제, 점도, 웨이퍼, 평탄도, 산화막

公开(公告)号：KR101807250B1

公开(公告)日：2017-12-11

申请号：KR1020110068507

申请日：2011-07-11

Applicant: 삼성전자주식회사

Inventor： 표명중 ,  임종흔 ,  김효정 ,  윤병문 ,  김경현 ,  한자형

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/306 ,  H01L21/31053 ,  H01L21/31111 ,  H01L22/12 ,  H01L22/26 ,  H01L27/11529 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 3차원반도체장치의제조방법이제공된다. 3차원반도체장치의제조방법은셀 어레이영역및 주변회로영역을포함하는기판을준비하는것; 주변회로영역의기판상에, 주변회로들을포함하는주변구조체를형성하는것; 셀어레이영역의기판을리세스시켜, 주변구조체의상부면보다아래에바닥면을갖는오목부를형성하는것; 오목부가형성된기판을컨포말하게덮으며, 연속적으로적층된복수의박막들을포함하는적층막구조체를형성하되, 적층막구조체는셀 어레이영역상에서최저상면을갖고, 주변회로영역상에서최고상면을갖는것; 적층막구조체를컨포말하게덮는평탄화정지막을형성하는것; 및셀 어레이영역상의평탄화정지막을평탄화종료점으로이용하여적층막구조체를평탄화함으로써, 셀어레이영역과주변회로영역사이에서박막들의상부면들과주변구조체의상부면을동시에노출시키는것을포함한다.

Abstract translation: 提供了一种制造三维半导体器件的方法。 一种制造三维半导体器件的方法包括：准备包括单元阵列区域和外围电路区域的衬底; 在外围电路区域中在衬底上形成包括外围电路的外围结构; 凹进单元阵列区域的衬底以形成凹槽，凹槽具有在外围结构的顶表面下方的底表面; 的凹部被形成为覆盖该衬底共形，以形成层压薄膜结构，其包括多个薄膜依次层叠，在具有最小的顶面，上单元阵列区域的外围电路区域，其具有顶上表面上的层压薄膜结构 。 形成共形地覆盖层压膜结构的平坦停止膜; 通过使用层叠在膜结构的平坦化终点膜，包括那些在单元阵列区和外围电路区之间的同时暴露薄膜结构的衣服的上表面和外周面平坦化mitsel阵列区域平坦化终止。

公开(公告)号：KR1020140024609A

公开(公告)日：2014-03-03

申请号：KR1020120090784

申请日：2012-08-20

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  김효정 ,  임지운 ,  김경현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L23/48 ,  H01L27/11575 ,  H01L27/11582 ,  H01L2924/0002 ,  H01L27/0688 ,  H01L2924/00

Abstract: A 3D nonvolatile memory device and a fabricating method thereof are provided. The 3D nonvolatile memory device includes a substrate where a cell array region and a connection region are defined, an electrode structure which is formed on the cell array region and the connection region and includes stacked electrodes, a second recess formed on the electrode structure on the connection region, a first recess which is formed on the electrode structure of the connection region and is arrange between the cell array region and the second recess, and vertical lines which are formed on the upper surface of the electrode exposed by the first recess.

Abstract translation: 提供了一种3D非易失性存储器件及其制造方法。 3D非易失性存储器件包括其中限定了单元阵列区域和连接区域的基板，形成在单元阵列区域和连接区域上并且包括堆叠电极的电极结构，形成在电极结构上的第二凹部 连接区域，形成在连接区域的电极结构上并且布置在电池阵列区域和第二凹部之间的第一凹部以及形成在由第一凹部暴露的电极的上表面上的垂直线。