公开(公告)号：KR1020170034160A

公开(公告)日：2017-03-28

申请号：KR1020150132502

申请日：2015-09-18

Applicant: 삼성전자주식회사

Inventor： 이동진 ,  이지은 ,  정경호 ,  야마다사토루 ,  정문영

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/06 ,  H01L29/423

CPC classification number: H01L27/10876 ,  H01L21/28088 ,  H01L21/3215 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 게이트를갖는반도체소자형성방법을제공한다. 반도체소자의형성방법은게이트유전체를형성하고, 상기게이트유전체상에제1 도전성물질층을형성하고, 상기제1 도전성물질층 상에소스물질층을형성하고, 열처리공정을진행하여상기소스물질층 내의제1 원소를상기제1 도전성물질층 내로확산시키어도전성의도우프트물질층을형성하는것을포함한다.

Abstract translation: 提供了一种形成具有栅极的半导体器件的方法。 一种形成半导体器件的方法包括形成栅极电介质，在栅极电介质上形成第一导电材料层，在第一导电材料层上形成源极材料层， 并且将第一导电材料层中的第一元件扩散到第一导电材料层中以形成导电掺杂材料层。

公开(公告)号：KR101715861B1

公开(公告)日：2017-03-14

申请号：KR1020100122070

申请日：2010-12-02

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  전남호 ,  야마다사토루 ,  최영진

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/28176 ,  H01L21/3003 ,  H01L27/10808 ,  H01L27/10852

Abstract: 반도체기판상에게이트유전막을형성한다. 상기게이트유전막 상에게이트전극을형성한다. 상기게이트전극상에식각저지막을형성한다. 상기게이트전극에인접한상기반도체기판상에커패시터(capacitor)를형성한다. 상기커패시터(capacitor)를형성한후, 상기게이트전극상에상기식각저지막을관통하는컨택홀(contact hole)을형성한다. 상기컨택홀을통하여상기게이트유전막에중수소(deuterium)를확산시킨다.

Abstract translation: 公开了制造半导体器件的方法，该方法通常包括以下步骤：在半导体衬底上形成栅介质层; 在所述栅极电介质层上形成栅电极; 在栅电极上形成蚀刻停止层; 在与栅电极相邻的半导体衬底上形成电容器; 在形成电容器之后，形成穿过栅电极上的蚀刻停止层的接触孔; 并且通过接触孔将氘扩散到栅极电介质层中。

公开(公告)号：KR1020170004502A

公开(公告)日：2017-01-11

申请号：KR1020150094935

申请日：2015-07-02

Applicant: 삼성전자주식회사

Inventor： 조민희 ,  야마다사토루 ,  이성삼 ,  이정분

IPC: H01L21/768 ,  H01L21/74 ,  H01L27/06

CPC classification number: H01L27/10897 ,  H01L23/522 ,  H01L23/5226

Abstract: 본발명의기술적사상에의한반도체소자는, 기판상의서로다른레벨에각각형성되고, 전기적으로플로팅(floating)된복수의더미배선들; 및상기복수의더미배선들을서로연결하는복수의더미콘택플러그들;을포함하고, 상기복수의더미콘택플러그들중 적어도두 개는상기기판의주면과수직한방향으로서로오버랩되지않을수 있다.

Abstract translation: 半导体器件可以包括形成在不同垂直级别的基板上的电浮置的多个虚拟布线和多个虚拟接触插塞，每个虚拟接触插头电连接在多个虚拟布线中的多个虚拟布线的两个相邻的虚拟布线之间。 多个虚拟布线的虚拟布线不与基板中包含的多个晶体管中的任一个晶体管的端子电连接。

公开(公告)号：KR1020160099353A

公开(公告)日：2016-08-22

申请号：KR1020150021726

申请日：2015-02-12

Applicant: 삼성전자주식회사

Inventor： 이동진 ,  김준수 ,  정문영 ,  야마다사토루 ,  우동수 ,  김지영

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/402 ,  H01L27/088 ,  H01L27/10876 ,  H01L29/42392 ,  H01L29/7849 ,  H01L29/42356 ,  H01L29/7846

Abstract: 기판내에액티브영역을정의하는소자분리영역, 상기액티브영역내의액티브게이트구조체및 상기소자분리영역내의필드게이트구조체를포함하고, 상기액티브게이트구조체는상부액티브게이트구조체및 상기상부액티브게이트구조체와수직하게이격된하부액티브게이트구조체를포함하고, 상기상부액티브게이트구조체와상기하부액티브구조체사이에채널영역이형성되고, 상기상부액티브게이트구조체의상부액티브게이트도전층의부피는상기하부액티브게이트구조체의하부액티브게이트도전층의부피보다작고, 상기필드게이트구조체의필드게이트도전층의상면은상기상부액티브게이트구조체의상기상부액티브게이트도전층의하면보다낮은반도체소자가설명된다.

Abstract translation: 本发明的目的是提供能够抑制相同有源区域中的单元晶体管之间的干扰的半导体器件。 半导体器件包括：器件分离区域，用于限定衬底中的有源区; 有源区域中的有源栅极结构; 以及器件分离区域中的场栅结构。 有源栅极结构包括：上有源栅极结构; 以及与上部有源栅极结构垂直分离的下部有源栅极结构。 在上部有源栅极结构和下部有源结构之间形成沟道区。 上部有源栅极结构的上部有源栅极导电层的体积小于下部有源栅极结构的下部有源栅极导电层的体积。 场栅结构的场栅导电层的上表面低于上有源栅极结构的上有源栅极导电层的下表面。

公开(公告)号：KR1020160067618A

公开(公告)日：2016-06-14

申请号：KR1020140173231

申请日：2014-12-04

Applicant: 삼성전자주식회사

Inventor： 장성호 ,  야마다사토루 ,  임준희 ,  장주연 ,  정경호 ,  한준

IPC: H01L29/78

CPC classification number: G11C11/4087 ,  G11C11/4085 ,  G11C11/4091 ,  H01L21/823462 ,  H01L21/823807 ,  H01L21/823842 ,  H01L27/092 ,  H01L27/0922 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/7812

Abstract: 저전력으로고속동작을할 수있는트랜지스터를포함하는반도체소자를제공를개시한다. 본발명에따른반도체소자는제1 트랜지스터영역및 제2 트랜지스터영역을가지는반도체기판, 제1 트랜지스터영역에서반도체기판상에형성되는제1 게이트절연막구조물및 제1 게이트전극구조물로구성되는제1 MOSFET, 및제2 트랜지스터영역에서반도체기판상에배치되는 4족화합물반도체층및 4족화합물반도체층상에형성되는제2 게이트절연막구조물및 제2 게이트전극구조물로구성되는제2 MOSFET를포함하며, 제1 게이트절연막및 제2 게이트절연막은각각고유전율(high-k) 절연층을포함한다.

Abstract translation: 公开了一种具有低功耗的晶体管的半导体器件。 半导体器件包括：具有第一晶体管区域和第二晶体管区域的半导体衬底; 由第一栅极绝缘层结构和形成在第一晶体管区域中的半导体衬底上的第一栅电极结构构成的第一MOSFET; 以及第二MOSFET，其由配置在第二晶体管区域的半导体衬底上的IV族化合物半导体层和形成在IV族化合物半导体层上的第二栅极绝缘层结构和第二栅电极结构构成。 第一栅极绝缘层和第二栅极绝缘层中的每一个具有高介电常数（高k）绝缘层。

公开(公告)号：KR1020120060529A

公开(公告)日：2012-06-12

申请号：KR1020100122070

申请日：2010-12-02

Applicant: 삼성전자주식회사

Inventor： 한승욱 ,  전남호 ,  야마다사토루 ,  최영진

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/28176 ,  H01L21/3003 ,  H01L27/10808 ,  H01L27/10852 ,  H01L21/324

Abstract: PURPOSE: A method for forming a semiconductor device using deuterium annealing is provided to improve an NBTI(Negative Bias Temperature Instability) property of a transistor by diffusing deuterium in a gate dielectric layer. CONSTITUTION: A gate dielectric layer(17) is formed on a semiconductor substrate(11). Gate electrodes(21,22,23) are formed on the gate dielectric layer. An etch stop layer(29) is formed on the gate electrode. A contact hole(71H) is formed on the gate electrode to pass through the etch stop layer. Deuterium is diffused in the gate dielectric layer through the contact hole.

Abstract translation: 目的：提供一种使用氘退火形成半导体器件的方法，以通过在栅极电介质层中扩散氘来改善晶体管的NBTI（负偏压温度不稳定性）特性。 构成：在半导体衬底（11）上形成栅介质层（17）。 栅极电极（21,22,23）形成在栅极电介质层上。 在栅电极上形成蚀刻停止层（29）。 在栅电极上形成接触孔（71H）以通过蚀刻停止层。 氘通过接触孔扩散到栅介质层。

公开(公告)号：KR1020090038158A

公开(公告)日：2009-04-20

申请号：KR1020070103505

申请日：2007-10-15

Applicant: 삼성전자주식회사

Inventor： 김욱제 ,  야마다사토루

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6656 ,  H01L29/6659 ,  H01L29/66659 ,  H01L29/7833 ,  H01L29/7835

Abstract: A method of fabricating a transistor with an asymmetric spacer is provided to increase dopant concentration by expanding the source area to a central shaft at a lower part of a gate pattern. A gate pattern(15) is formed on the semiconductor substrate(100) while having a gate dielectric layer pattern(10), a gate electrode(12), and a mask pattern(14). An etch stopper layer is formed on the semiconductor substrate, and a first spacer insulating film is formed on the etch stopper layer. The first insulating spacer(20b) is formed on the side walls(50,52) of the gate pattern, and a second spacer insulating film is formed on the first insulating spacer and the semiconductor substrate. The second insulating spacers(30a, 30b) are formed on the side walls of the gate pattern by anisotropically etching the second spacer insulating film. A first impurity region(120) is formed in the semiconductor substrate adjacent to the first spacer, and a second impurity region(140) is formed in the semiconductor substrate adjacent to the second spacer.

Abstract translation: 提供了制造具有不对称间隔物的晶体管的方法，以通过在栅极图案的下部将源极区域扩展到中心轴来增加掺杂剂浓度。 栅极图案（15）形成在半导体衬底（100）上，同时具有栅介电层图案（10），栅极电极（12）和掩模图案（14）。 在半导体衬底上形成蚀刻停止层，在蚀刻停止层上形成第一间隔绝缘膜。 第一绝缘间隔物（20b）形成在栅极图案的侧壁（50,52）上，第二间隔绝缘膜形成在第一绝缘间隔物和半导体基板上。 通过各向异性蚀刻第二间隔绝缘膜，在栅极图案的侧壁上形成第二绝缘间隔物（30a，30b）。 在与第一间隔物相邻的半导体衬底中形成第一杂质区（120），并且在与第二间隔物相邻的半导体衬底中形成第二杂质区（140）。