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公开(公告)号：KR101673920B1
公开(公告)日：2016-11-09
申请号：KR1020100068207
申请日：2010-07-15
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823814 , H01L21/823864 , H01L29/7848
Abstract: 탄소도핑영역을형성한반도체장치의제조방법이개시되어있다. 기판상에게이트구조물을형성하고, 게이트구조물측벽상에희생스페이서를형성한후, 제1 이온주입공정을통해기판상부에제1 불순물을주입하여소스/드레인영역을형성한다. 사용된희생스페이서를제거한다. 게이트구조물을이온주입마스크로사용하는제2 이온주입공정을통해, 기판상부에제1 불순물및 탄소를주입하여소스/드레인확장영역및 탄소도핑영역을각각형성한다. 탄소도핑영역을형성하기이전에열처리함에따라탄소도핑영역에서의탄소비활성화를방지할수 있고, 희생스페이서의사용으로탄소도핑영역들사이의간격이좁아져채널영역에인가되는인장스트레스가증가될수 있다.
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公开(公告)号：KR1020140099727A
公开(公告)日：2014-08-13
申请号：KR1020130012494
申请日：2013-02-04
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66795 , H01L21/823431 , H01L21/823821 , H01L29/66545 , H01L29/785 , H01L2924/13067 , H01L29/42356 , H01L29/66613 , H01L29/7802
Abstract: Provided is a semiconductor device which secures a short channel characteristic according to the reduction of a gate length and secures a high current driving characteristic by reducing parasitic series resistance. The semiconductor device includes a gate pattern formed on a substrate, a multichannel active pattern which intersects with the gate pattern under the gate pattern and includes a second region which is overlapped with a first region which is not overlapped with the gate pattern, a diffusion layer which is formed along the edge of the first region in the multichannel active pattern and includes a first impurity of a first concentration, and a first liner which is formed on the multichannel active pattern, is formed on the lateral surface of the first region, and is not formed on the upper surface of the first region.
Abstract translation: 提供一种半导体器件，其根据栅极长度的减小确保短沟道特性，并通过减小寄生串联电阻来确保高电流驱动特性。 半导体器件包括形成在衬底上的栅极图案，在栅极图案下与栅极图案相交的多通道有源图案，并且包括与不与栅极图案重叠的第一区域重叠的第二区域，扩散层 其形成在多通道有源图案中的第一区域的边缘处，并且包括第一浓度的第一杂质和形成在多通道活性图案上的第一衬垫，形成在第一区域的侧表面上，以及 不形成在第一区域的上表面上。
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公开(公告)号：KR1020040022043A
公开(公告)日：2004-03-11
申请号：KR1020020053864
申请日：2002-09-06
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: PURPOSE: A method for forming a capacitor of a semiconductor device is provided to enhance capacitance by using a nitride layer as an etch stop layer. CONSTITUTION: Bit lines(12) are formed on a semiconductor substrate(10) defined by a cell region and a peripheral region. A nitride layer(14) is formed on the resultant structure. A contact(C) is formed through an interlayer dielectric and a barrier(18) is formed between the cell and peripheral region. A capacitor oxide layer(20) is formed on the resultant structure. A lower electrode(22) is formed by selectively etching the capacitor oxide layer. The lower electrode and contact are exposed by etching the exposed capacitor oxide layer and the interlayer dielectric of the cell region using the nitride layer as an etch stop layer. Then, a dielectric film(24) and an upper electrode(26) are sequentially formed on the exposed lower electrode and the contact.
Abstract translation: 目的：提供一种用于形成半导体器件的电容器的方法，以通过使用氮化物层作为蚀刻停止层来增强电容。 构成：位线（12）形成在由单元区域和外围区域限定的半导体衬底（10）上。 在所得结构上形成氮化物层（14）。 通过层间电介质形成触点（C），并且在电池和周边区域之间形成阻挡层（18）。 在所得结构上形成电容器氧化物层（20）。 通过选择性地蚀刻电容器氧化物层来形成下电极（22）。 通过使用氮化物层作为蚀刻停止层来蚀刻暴露的电容器氧化物层和电池区域的层间电介质来暴露下部电极和接触。 然后，在暴露的下电极和触点上依次形成电介质膜（24）和上电极（26）。
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公开(公告)号：KR101598830B1
公开(公告)日：2016-03-02
申请号：KR1020090057719
申请日：2009-06-26
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/7687 , H01L27/10855 , H01L28/91
Abstract: 본발명은반도체소자의제조방법에관한것으로, 적어도하나의게이트구조물및 복수의소스/드레인영역들이형성된기판상에제1 층간절연막을형성하고, 제1 층간절연막내에서복수의소스/드레인영역들중 적어도하나의일부상에매립형콘택플러그를형성하며, 제1 층간절연막및 매립형콘택플러그상에제2 층간절연막을형성하고, 제2 층간절연막내에서매립형콘택플러그를노출시키는콘택홀을형성하며, 콘택홀에소정의이온을주입을하여매립형콘택플러그내의상부영역을비정질화하고, 제2 층간절연막및 콘택홀상에하부전극층을증착하며, 매립형콘택플러그내의비정질화된영역에금속실리사이드층을형성함으로써, 금속실리사이드층의균일성이향상되어저항이감소된다.
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Patent Agency Ranking
公开(公告)号：KR101552938B1
公开(公告)日：2015-09-14
申请号：KR1020090008047
申请日：2009-02-02
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7848 , H01L21/26513 , H01L21/823807 , H01L21/823814 , H01L21/823871 , H01L29/165 , H01L29/66628 , H01L29/66636
Abstract: 공정을단순화한스트레스생성층을갖는반도체소자의제조방법을개시한다. 반도체기판의제1영역의제1게이트양측상기반도체기판에제1도전형의제1불순물영역을형성하고, 제2영역의상기제2게이트양측상기반도체기판에제2도전형의제2불순물영역을형성한다. 상기제1 및제2게이트들의양측벽들에제1 및제2스페이서들을형성한다. 상기제1 및제2불순물영역들과접하도록상기반도체기판의일부분들에제1 및제2반도체층들을형성한다. 상기제2반도체층을제거한다. 절연막의제1 및제2콘택홀들내에제1 및제2배리어막들을형성한다.
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公开(公告)号：KR1020120007589A
公开(公告)日：2012-01-25
申请号：KR1020100068207
申请日：2010-07-15
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823814 , H01L21/823864 , H01L29/7848 , H01L21/28141
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve a driving current property of a transistor by increasing tension stress applied to a channel region. CONSTITUTION: A gate structure is formed on a substrate. A sacrificial spacer is formed on the sidewall of a gate structure. A source/drain region(162) is formed by implanting a first impurity to the upper side of the substrate through a first ion implantation process. The used sacrificial spacer is removed. A source/drain extension region(172) and a carbon doping region(182) are formed by implanting the first impurity and carbon to the upper side of the substrate through a second ion implantation process using the gate structure as an ion implantation mask.
Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过增加施加到沟道区的张力来提高晶体管的驱动电流特性。 构成：在衬底上形成栅极结构。 在栅极结构的侧壁上形成牺牲隔离物。 通过第一离子注入工艺将第一杂质注入到衬底的上侧形成源/漏区（162）。 去除所用的牺牲隔离物。 通过使用栅极结构作为离子注入掩模的第二离子注入工艺，将第一杂质和碳注入衬底的上侧，形成源极/漏极延伸区域（172）和碳掺杂区域（182）。
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公开(公告)号：KR100500439B1
公开(公告)日：2005-07-12
申请号：KR1020020048267
申请日：2002-08-14
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/6656 , H01L21/823468 , Y10S257/90 , Y10S438/978
Abstract: 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법이 제공된다. 상기 반도체 장치의 제조방법은 반도체 기판상에 다수의 게이트를 형성하는 것을 포함한다. 상기 게이트를 갖는 기판의 전면 상에 제1 절연막 및 상기 제1 절연막과 습식식각차를 갖는 제2 절연막을 차례로 형성한다. 상기 제2 절연막 및 제1 절연막을 식각하여 상기 게이트의 측벽에 게이트 스페이서를 형성한다. 다음으로, 상기 게이트 스페이서를 갖는 결과물에 대한 세정공정을 수행하여 상기 게이트 스페이서의 에지부분에 포지티브 슬로프를 형성한다. 상기 게이트 사이가 채워지도록 상기 기판상에 폴리실리콘막을 형성한다. 이어서, 상기 폴리실리콘막중 일부를 식각하여 상기 기판을 노출시키는 개구부를 형성한다. 상기 개구부가 채워지도록 상기 노출된 기판상에 층간절연막을 형성한다.
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公开(公告)号：KR101718981B1
公开(公告)日：2017-03-23
申请号：KR1020100062512
申请日：2010-06-30
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/088 , H01L23/535 , H01L27/0207 , H01L29/0649 , H01L29/0847 , H01L29/42376 , H01L29/4238 , H01L29/4933 , H01L29/7833
Abstract: 콘택플러그를포함하는반도체소자들을제공한다. 일실시예에따르면, 게이트전극이활성영역상부에배치되고, 층간유전막이기판상에배치될수 있다. 게이트-콘택플러그가층간유전막을관통하여게이트전극에접촉된다. 게이트-콘택플러그의적어도일부가활성영역과중첩될수 있다.
Abstract translation: 提供了一种包括接触插塞的半导体器件。 根据一个实施例，栅电极设置在有源区之上并且可以设置在作为层间电介质膜的板上。 栅极接触插塞穿透层间介电膜并接触栅电极。 栅极接触插塞的至少一部分可以与有源区重叠。
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公开(公告)号：KR1020150061698A
公开(公告)日：2015-06-05
申请号：KR1020130145486
申请日：2013-11-27
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66795 , H01L21/823431 , H01L21/823481 , H01L29/165 , H01L29/66545 , H01L29/7848
Abstract: 반도체장치가제공된다. 반도체장치는, 기판으로부터돌출된형상으로제1 방향으로정렬되어연장되고, 상기제1 방향으로서로이격되는제1 및제2 핀, 상기제1 및제2 핀사이에, 상기제1 방향과교차하는제2 방향으로연장되어배치된필드절연막, 상기필드절연막상에형성된식각정지막패턴, 및상기식각정지막패턴상에형성된더미게이트(dummy gate) 구조체를포함한다.
Abstract translation: 提供半导体器件。 半导体器件包括延伸成在第一方向上以从基板突出的形状延伸并在第一方向上彼此分离的第一和第二销钉; 场绝缘膜，沿与第一和第二销之间的第一方向交叉的第二方向延伸; 形成在所述绝缘膜上的蚀刻停止膜图案; 以及形成在蚀刻停止膜图案上的虚拟栅极结构。
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