公开(公告)号：KR1020060022414A

公开(公告)日：2006-03-10

申请号：KR1020040071225

申请日：2004-09-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  리밍 ,  윤은정

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42392 ,  H01L29/42384 ,  H01L29/66772 ,  H01L29/7854 ,  H01L29/78654 ,  H01L29/78696 ,  H01L29/41775 ,  H01L2224/4813

Abstract: 행방향으로 2개 이상이 어레이되어 있는 와이어 브릿지 채널을 구비한 모스 트랜지스터 및 그것의 제조방법에 대하여 개시한다. 본 발명에 따른 모스 트랜지스터는 소오스/드레인 영역이 반도체 기판의 양 단부 상에 위치하고 있는 소오스/드레인 패턴에 한정되어 있고, 채널은 다수의 타원형 또는 원형의 와이어 브릿지 채널로서 소오스 영역과 드레인 영역을 연결하도록 행방향으로 2개 이상이 서로 이격되게 어레이되어 있다. 그리고, 게이트 전극은 게이트 절연막을 개재하고서 다수의 원형 또는 타원형 와이어 브릿지 채널을 둘러싸도록 소오스/드레인 패턴 사이에 형성되어 있다.
모스 트랜지스터, 멀티 브릿지 채널, 단채널 효과, 협채널 효과, FinFET, DELTA

公开(公告)号：KR1020060011320A

公开(公告)日：2006-02-03

申请号：KR1020040060101

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  김성민 ,  이성영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78696 ,  H01L29/42392 ,  H01L29/66772 ,  H01L29/41725

Abstract: 다중가교채널 트랜지스터(MBCFET) 제조 방법을 제시한다. 본 발명에 따르면, 기판 상에 채널층들 및 채널층들 사이에 삽입되는 채널층간층들의 적층체를 형성하고, 적층체를 선택적으로 식각하여 상호 평행하게 가로질러 채널층 패턴들 및 채널층간층 패턴들의 제1적층부와 제1적층부 양쪽에 잔류하는 층들의 제2적층부들로 분리하는 두 트렌치(trench)들을 형성한다. 트렌치들을 채워 제2적층부들로 설정되는 제2소스/드레인 영역들에 이어지는 제1소스/드레인 영역들을 선택적 에피택셜로 성장시킨다. 제1적층부의 채널층간층 패턴들의 양 끝단면을 선택적으로 노출하고 선택적으로 제거하여 제1소스/드레인 영역 및 상기 채널층 패턴들에 의해 둘러싸인 관통 터널들을 형성한다. 관통 터널들을 채우고 제1적층부 상으로 연장되는 게이트를 게이트 유전층을 수반하여 형성한다.
MBCFET, 유효 채널 길이, SEG, 더미 게이트 패턴, SiGe

公开(公告)号：KR1020050019468A

公开(公告)日：2005-03-03

申请号：KR1020030057263

申请日：2003-08-19

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이성영 ,  최정동 ,  이신애 ,  윤은정 ,  조혜진

IPC: H01L21/335

Abstract: PURPOSE: A structure of a vertical transistor and a method for forming the same are provided to control the channel length without relying upon a photolithography. CONSTITUTION: A first cylindrical semiconductor pillar(101a) is formed on a semiconductor substrate. A second cylindrical semiconductor pillar(101p) placed in the center of the first semiconductor pillar has higher height and less diameter than the first semiconductor pillar. A gate dielectric(103) is formed on the top of the first semiconductor pillar and around the second semiconductor pillar. A cylindrical gate electrode(105) having the same diameter as the first semiconductor pillar is formed on the top of the first semiconductor pillar and around the second semiconductor pillar. A first cylindrical dielectric film(109) having the same diameter as the gate electrode is formed on the top of the gate electrode and around of the second semiconductor pillar. A silicon oxide film(111) surrounds the first semiconductor pillar, the gate electrode and the first dielectric film.

Abstract translation: 目的：提供垂直晶体管的结构及其形成方法来控制沟道长度而不依赖于光刻。 构成：在半导体衬底上形成第一圆柱形半导体柱（101a）。 放置在第一半导体柱的中心的第二圆柱形半导体柱（101p）具有比第一半导体柱更高的高度和更小的直径。 栅电介质（103）形成在第一半导体柱的顶部上并且围绕第二半导体柱。 在第一半导体柱的顶部和第二半导体柱的周围形成具有与第一半导体柱相同直径的圆柱形栅电极（105）。 在栅电极的顶部和第二半导体柱的周围形成具有与栅电极相同直径的第一圆柱形电介质膜（109）。 氧化硅膜（111）包围第一半导体柱，栅电极和第一绝缘膜。

公开(公告)号：KR1020050015975A

公开(公告)日：2005-02-21

申请号：KR1020040034025

申请日：2004-05-13

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  김동원 ,  윤은정 ,  박동건 ,  이성영 ,  최정동 ,  이신애 ,  조혜진

IPC: H01L21/8232 ,  B82Y10/00

Abstract: PURPOSE: A metal oxide semiconductor transistor having three-dimensional channels and a fabricating method thereof are provided to prevent reduction of a contact area between source and drain regions by forming a trench within a semiconductor substrate. CONSTITUTION: An active region is projected from a predetermined region of a semiconductor substrate. An isolation layer(21A) is used for surrounding the active region and has a surface lower than an upper surface of the active region. At least one center trench is used for defining a plurality of channel regions recessed from a center part of the active region and a source/drain region for connecting both ends of the channel regions to each other. A gate electrode(25A) is used for covering sidewalls and upper surfaces of the channel regions across upper parts of the channel regions.

Abstract translation: 目的：提供具有三维通道的金属氧化物半导体晶体管及其制造方法，以通过在半导体衬底内形成沟槽来防止源极和漏极区域之间的接触面积减小。 构成：从半导体衬底的预定区域突出有源区域。 隔离层（21A）用于围绕有源区域并且具有比有源区域的上表面低的表面。 使用至少一个中心沟槽来限定从有源区域的中心部分凹陷的多个沟道区域和用于将沟道区域的两端彼此连接的源极/漏极区域。 栅极电极（25A）用于覆盖沟道区域的侧壁和上表面，跨过沟道区域的上部。

公开(公告)号：KR1020040092586A

公开(公告)日：2004-11-04

申请号：KR1020030026073

申请日：2003-04-24

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  박동건 ,  최정동 ,  이신애

IPC: G03F7/00

Abstract: PURPOSE: A method for pattering a mask is provided to ensure the process margin and prevent the drop of a threshold voltage. CONSTITUTION: The method for patterning a mask comprises: forming a mask layer and a first photoresist layer subsequently on a semiconductor substrate(100); carrying out a first photoetching process using a first photomask(110) having a bar-shaped opening(112) to form a first photoresist pattern(108b) having a second bar-shaped opening; carrying out an anisotropic etching of the mask layer by using the first photoresist pattern, to form a first mask pattern having the second bar-shaped opening; forming a second photoresist layer on the substrate where the first mask pattern was formed; carrying out a second photoetching process with a second photomask having a first hole-shaped opening to provide a second photoresist pattern having a second hole-shaped opening that overlaps with the end of the second hole-shaped opening and exposes a part of the first mask pattern; and carrying out an anisotropic etching of the first mask pattern exposed through the second hole-shaped opening by using the second photoresist pattern, to form a second mask pattern having a dumbbell-shaped opening.

Abstract translation: 目的：提供一种用于图案掩模的方法，以确保工艺裕度，并防止阈值电压的下降。 构成：用于图案化掩模的方法包括：随后在半导体衬底（100）上形成掩模层和第一光致抗蚀剂层; 使用具有条形开口（112）的第一光掩模（110）进行第一光刻工艺以形成具有第二条形开口的第一光致抗蚀剂图案（108b）; 通过使用第一光致抗蚀剂图案对掩模层进行各向异性蚀刻，以形成具有第二条形开口的第一掩模图案; 在形成有第一掩模图案的基板上形成第二光致抗蚀剂层; 用具有第一孔形开口的第二光掩模进行第二光蚀刻处理，以提供具有与第二孔形开口的端部重叠的第二孔形开口的第二光致抗蚀剂图案，并暴露第一掩模的一部分 模式; 并且通过使用第二光致抗蚀剂图案对通过第二孔形开口暴露的第一掩模图案进行各向异性蚀刻，以形成具有哑铃形开口的第二掩模图案。

公开(公告)号：KR1020040037957A

公开(公告)日：2004-05-08

申请号：KR1020020066804

申请日：2002-10-31

Applicant: 삼성전자주식회사

Inventor： 한재종 ,  형용우 ,  신승목 ,  이공수 ,  윤은정

IPC: H01L21/336

CPC classification number: H01L21/76897 ,  H01L21/28247 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76837

Abstract: PURPOSE: A method for forming a gate electrode, a method for forming a semiconductor device having the gate electrode, and an oxidation method of a substrate are provided to be capable of improving the sidewall profile of the gate electrode. CONSTITUTION: A plurality of gate structures(110) are formed on a semiconductor substrate(100). At this time, each gate structure is completed by sequentially depositing a gate oxide pattern(102), a polysilicon pattern(104), and a metal silicide pattern(106). The first oxide layer(112) is selectively formed on the resultant structure by carrying out a re-oxidation process on the resultant structure under diluted oxygen and inert gas atmosphere. At this time, the growth rate of the first oxide layer is similar at the lateral portions of the polysilicon pattern and the metal silicide pattern. Preferably, ions of 5 or 3 group element are doped into the polysilicon pattern.

Abstract translation: 目的：提供一种用于形成栅电极的方法，用于形成具有栅电极的半导体器件的方法和衬底的氧化方法，以能够改善栅电极的侧壁轮廓。 构成：在半导体衬底（100）上形成多个栅极结构（110）。 此时，通过依次沉积栅极氧化物图案（102），多晶硅图案（104）和金属硅化物图案（106）来完成每个栅极结构。 通过在稀释氧气和惰性气体气氛下对所得结构进行再氧化处理，在所得结构上选择性地形成第一氧化物层（112）。 此时，第一氧化物层的生长速率在多晶硅图案和金属硅化物图案的横向部分相似。 优选地，将5或3族元素的离子掺杂到多晶硅图案中。

公开(公告)号：KR1020000042935A

公开(公告)日：2000-07-15

申请号：KR1019980059232

申请日：1998-12-28

Applicant: 삼성전자주식회사

Inventor： 윤은정

IPC: H04L12/58

Abstract: PURPOSE: A method for testing inter process communication(IPC) capacities is provided to take an action for a biggest influence of an IPC capacity by searching the influence, so that a user can not have to remember an internet protocol(IP) address of a specific board by making the user input a slot number of a destination board, by measuring a total packet receiving time in the destination board after starting substantial packet transmissions, and by subdividing intermediate steps according to functions to measure each taking time of the intermediate steps. CONSTITUTION: A communication system has many boards. Each of the boards has at least one processor. A method for testing inter process communication(IPC) capacities in a transmission board and a destination board, comprises the steps of: inputting a test parameter from a user; generating a data packet corresponding to the inputted parameter; obtaining an optional buffer to transmit the generated packet to the destination board; copying the generated packet in the obtained buffer; transmitting the copied packet to a Q, generated for an IPC by a processor of the destination board; making the processor of the destination board receive the transmitted packet; and calculating taken time for the buffer obtaining step, the packet copying step and the packet transmitting step, and then outputting the calculated time as result values for testing the IPC capacities.

Abstract translation: 目的：提供一种用于测试进程间通信（IPC）容量的方法，通过搜索影响力来采取对IPC容量最大影响的动作，以便用户不必记住一个网络协议（IP）地址 通过使用户输入目的地板的时隙号，通过在开始实质分组传输之后测量目的地板中的总包接收时间，并且根据功能细分中间步骤以测量中间步骤的每个花费时间。 规定：通信系统有很多板。 每个板具有至少一个处理器。 一种用于测试传输板和目标板中的进程间通信（IPC）容量的方法，包括以下步骤：从用户输入测试参数; 生成与所输入的参数对应的数据包; 获得可选的缓冲区以将生成的分组传送到目的地板; 在所获得的缓冲器中复制生成的分组; 将所复制的分组传送到由目的板的处理器为IPC生成的Q; 使目的主板的处理器接收传输的数据包; 并且计算缓冲器获取步骤，分组复制步骤和分组发送步骤的时间，然后输出计算出的时间作为用于测试IPC容量的结果值。

公开(公告)号：KR100876948B1

公开(公告)日：2009-01-09

申请号：KR1020070050223

申请日：2007-05-23

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  김민상 ,  김성민 ,  이성영 ,  이지명 ,  최인혁

IPC: H01L21/8239

CPC classification number: H01L27/10 ,  G11C11/50 ,  H01L27/115

Abstract: 본 발명은 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 개시한다. 그의 제조방법은, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에서 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계; 상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계; 상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 패드 전극을 형성하는 단계; 상기 패드 전극의 상부에서 상기 제 1 방향으로 캔틸레버 전극을 형성하는 단계; 상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계; 및 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 소정 공극을 만드는 단계를 포함하여 이루어진다.
스페이서(spacer), 워드 라인, 캔틸레버(cantilever), 비트 라인(bit line), 트랩 사이트(trap site)

公开(公告)号：KR1020080103264A

公开(公告)日：2008-11-27

申请号：KR1020070050346

申请日：2007-05-23

Applicant: 삼성전자주식회사

Inventor： 이지명 ,  김민상 ,  윤은정 ,  이성영 ,  최인혁

IPC: H01L27/115

CPC classification number: H01L27/10 ,  B82Y10/00 ,  G11C11/56 ,  G11C13/025 ,  G11C23/00 ,  H01L27/2463

Abstract: A multi-bit electromechanical memory device and a manufacturing method thereof are provided to increase the integration degree of the memory device by minimizing the length of the cantilever electrode which is the switching element. A multi-bit electromechanical memory device comprises the substrate(10); the bit line formed on the top of the substrate into the first direction; the first interlayer insulating film(22) formed on the bit line; the first and the second lower part word line(30,40) formed into the second direction crossing the first direction; the spacer(24) reclaiming the both side walls of the first and the second lower part word lines; the pad electrode(52) formed within the contact hole from which the first interlayer insulating film is removed; the first and second cantilever electrodes(50) bent into the third direction perpendicular to the first and second direction; the second inter metal dielectric formed on upper part of the pad electrode; the first and the second trap site(80) supported in the second inter metal dielectric; the first and the second top word line formed on the first and the second trap site.

Abstract translation: 提供一种多位机电存储器件及其制造方法，通过使作为开关元件的悬臂电极的长度最小化来提高存储器件的集成度。 一种多位机电存储器件，包括该衬底（10）; 位于基板顶部的位线形成第一方向; 形成在位线上的第一层间绝缘膜（22） 形成为与第一方向交叉的第二方向的第一和第二下部字线（30,40）; 所述间隔件（24）回收所述第一和第二下部字线的两个侧壁; 所述焊盘电极（52）形成在去除所述第一层间绝缘膜的所述接触孔内; 所述第一和第二悬臂电极（50）垂直于所述第一和第二方向弯曲成第三方向; 形成在焊盘电极的上部的第二金属间电介质; 所述第一和第二捕集部位（80）支撑在所述第二金属间电介质中; 形成在第一和第二陷阱位置上的第一和第二顶部字线。

公开(公告)号：KR1020080103207A

公开(公告)日：2008-11-27

申请号：KR1020070050223

申请日：2007-05-23

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  김민상 ,  김성민 ,  이성영 ,  이지명 ,  최인혁

IPC: H01L21/8239

CPC classification number: H01L27/10 ,  G11C11/50 ,  H01L27/115

Abstract: A multi-bit electromechanical memory device and a manufacturing method thereof are provided to increase the integration degree of the memory device by minimizing the length of the cantilever electrode which is the switching. A multi-bit electromechanical memory device comprises the substrate(10); the bit line(20) formed at the top of the substrate toward the first direction; the first interlayer insulating film(22) formed on the bit line; the first and the second lower part word line(30) formed on the first interlayer insulating film toward the second direction cross the first direction; the spacer(24) reclaiming the both side walls of the first and the second lower part word line; the pad electrode(52) formed within the contact hole in which the first interlayer insulating film is removed at the upper part of the bit line; the second inter metal dielectric(28) formed on the pad electrode; the first and the second trap site(80) supported in the second inter metal dielectric; the first and the second top word line(40) formed on the first and the second trap site.

Abstract translation: 提供了一种多位机电存储器件及其制造方法，通过使作为开关的悬臂电极的长度最小化来提高存储器件的集成度。 一种多位机电存储器件，包括该衬底（10）; 所述位线（20）形成在所述基板的顶部朝向所述第一方向; 形成在位线上的第一层间绝缘膜（22） 形成在第一层间绝缘膜上的朝向第二方向的第一和第二下部字线（30）穿过第一方向; 所述间隔件（24）回收所述第一和第二下部字线的两个侧壁; 所述焊盘电极（52）形成在所述接触孔内，所述第一层间绝缘膜在所述位线的上部被去除; 形成在所述焊盘电极上的所述第二金属间电介质（28） 所述第一和第二捕集部位（80）支撑在所述第二金属间电介质中; 形成在第一和第二陷阱位置上的第一和第二顶部字线（40）。