公开(公告)号：KR1020120035699A

公开(公告)日：2012-04-16

申请号：KR1020100097386

申请日：2010-10-06

Applicant: 삼성전자주식회사

Inventor： 리밍 ,  심상필 ,  서강일 ,  오창우 ,  배동일

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/6659

Abstract: PURPOSE: A semiconductor device which includes source/drain regions with a steep slope junction profile and a manufacturing method thereof are provided to perform a heat treatment process for diffusing impurities at low temperatures, thereby providing excellent junction leakage current properties. CONSTITUTION: A semiconductor substrate(1) is etched using a gate pattern as an etching mask. A pair of active trenches(19a,19b) is formed on the semiconductor substrate by being separated from each other. Epitaxial layers(21,25) are respectively formed within the activity trenches. The epitaxial layer is formed by successively laminating a first layer and a second layer. The first and second layers are formed into a semiconductor layer which has a lattice constant larger than the semiconductor substrate.

Abstract translation: 目的：提供一种半导体器件，其包括具有陡倾斜结形状的源极/漏极区及其制造方法，以进行用于在低温下扩散杂质的热处理工艺，从而提供优异的结漏电流特性。 构成：使用栅极图案作为蚀刻掩模来蚀刻半导体衬底（1）。 一对有源沟槽（19a，19b）通过彼此分离形成在半导体衬底上。 在活动沟槽内分别形成外延层（21,25）。 外延层通过连续层压第一层和第二层而形成。 第一层和第二层形成为具有大于半导体衬底的晶格常数的半导体层。

公开(公告)号：KR100585157B1

公开(公告)日：2006-05-30

申请号：KR1020040071225

申请日：2004-09-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  리밍 ,  윤은정

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42392 ,  H01L29/42384 ,  H01L29/66772 ,  H01L29/7854 ,  H01L29/78654 ,  H01L29/78696

Abstract: 행방향으로 2개 이상이 어레이되어 있는 와이어 브릿지 채널을 구비한 모스 트랜지스터 및 그것의 제조방법에 대하여 개시한다. 본 발명에 따른 모스 트랜지스터는 소오스/드레인 영역이 반도체 기판의 양 단부 상에 위치하고 있는 소오스/드레인 패턴에 한정되어 있고, 채널은 다수의 타원형 또는 원형의 와이어 브릿지 채널로서 소오스 영역과 드레인 영역을 연결하도록 행방향으로 2개 이상이 서로 이격되게 어레이되어 있다. 그리고, 게이트 전극은 게이트 절연막을 개재하고서 다수의 원형 또는 타원형 와이어 브릿지 채널을 둘러싸도록 소오스/드레인 패턴 사이에 형성되어 있다.
모스 트랜지스터, 멀티 브릿지 채널, 단채널 효과, 협채널 효과, FinFET, DELTA

公开(公告)号：KR100555569B1

公开(公告)日：2006-03-03

申请号：KR1020040061954

申请日：2004-08-06

Applicant: 삼성전자주식회사

Inventor： 오창우 ,  박동건 ,  김동원 ,  리밍 ,  김성환

IPC: H01L21/336

CPC classification number: H01L29/66833 ,  H01L21/76224 ,  H01L21/84 ,  H01L27/12 ,  H01L29/66795 ,  H01L29/785

Abstract: 동일한 지지층 위에 형성되는 벌크 실리콘 및 SOI 기판을 이용하여 제작할 수 있는 반도체 소자 및 그 제조방법에 대해 개시되어 있다. 그 소자 및 제조방법은 게이트 절연막 상부면 및 활성층 패턴 및 희생층 패턴의 양측면을 덮는 게이트 전극 패턴 및 활성층 그루브를 지지층으로 희생층 패턴을 제거하여 형성된 빈 공간에 충전절연막을 채움으로서 SOI 소자를 만들 수 있고 벌크 실리콘 소자는 희생층을 패턴하여 제거해 주면 별도로 추가되는 공정이 없이 만들 수 있다.
SOI, 희생층, SiGe, 활성층, 절연막, ONO막

公开(公告)号：KR1020070052454A

公开(公告)日：2007-05-22

申请号：KR1020050110113

申请日：2005-11-17

Applicant: 삼성전자주식회사

Inventor： 리밍 ,  여경환 ,  김성민 ,  석성대 ,  김동원

IPC: H01L21/336

Abstract: 본 발명은 오메가(Ω) 게이트를 갖는 핀 전계효과 트랜지스터의 제조 방법에 관한 것으로,
이를 실현하기 위하여 본 발명은, 핀 전계 효과 트랜지스터를 형성하는 방법에 있어서, (a) Si 기판위에 SiGe을 형성시킨 이중 층을 형성하는 단계; (b) 상기 SiGe 층 위에 다시 Si 층을 성장시키는 단계; (c) 소오스/드레인 영역을 패터닝한 후 식각하는 단계; (d) 상기 소오스/드레인 트렌치들을 채우기 위해 Si을 재성장시키는 단계; (e) 액티브 SiN 층을 형성하는 단계; (f) STI(Shallow Trench Isolation)의 공간을 식각하는 단계; (g) 식각에 의해 외부로 드러난 상기 STI의 공간을 통해 상기 SiGe만을 선택적으로 제거하는 단계; (h) 옥사이드로 상기 STI의 공간 및 상기 (g) 단계에서 SiGe을 제거하여 생성된 공간을 채우는 단계; (i) 스페이서를 성형하는 단계; (j) 상기 스페이서를 통해 매몰 절연층(buried insulator layer)이 나타날 때까지 Si층을 식각하는 단계; (k) 상기 STI 및 상기 스페이서를 포함하는 상기 (j) 단계에서의 식각에 의해 형성된 홀의 바닥면을 기준으로 상기 바닥면의 상부에 있는 구조물을 제거하는 방법으로 적어도 2개의 핀을 형성하는 단계; (l) 상기 핀의 형상에서 에지를 제거하기 위해 H2 어닐링(annealing) 공정을 수행하는 단계; 및 (m) 상기 핀의 상부에 게이트를 증착하는 단계;를 포함하는 것을 특징으로 하는 오메가 게이트를 갖는 핀 전계효과 트랜지스터의 형성 방법을 제공한다.
본 발명에 의하면 둥근 모양의 핀 형상을 통해 전계가 상기 핀의 에지(EDGE)부분에 모이는 것을 방지할 수 있으므로 종래에 기생 트랜지스터 효과 때문에 발생하였던 트랜지스터 오동작의 문제점을 개선할 수 있는 효과가 있다.
핀펫(FinFET), 트랜지스터, 게이트, 오메가(Ω) 형상

公开(公告)号：KR1020060070705A

公开(公告)日：2006-06-26

申请号：KR1020040109280

申请日：2004-12-21

Applicant: 삼성전자주식회사

Inventor： 리밍 ,  최동욱 ,  오창우 ,  김동원 ,  김민상 ,  김성환 ,  여경환

IPC: H01L29/768 ,  H01L21/335

CPC classification number: H01L29/7883 ,  H01L27/108 ,  H01L27/10802 ,  H01L29/42336 ,  H01L29/42392 ,  H01L29/66825 ,  H01L29/7841

Abstract: 반도체 소자를 구성하는 새로운 구조의 전계 효과 트랜지스터 구조물 및 그것의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 구조물은 소스 영역 및 드레인 영역 사이에 형성되고, 단부(end portions)가 소스 영역 또는 드레인 영역안으로 침투하여 경계를 형성하는 매몰 게이트 패턴이 채널 영역의 하부에 형성되어 있으며, 이 매몰 게이트 패턴은 채널링 절연막에 의하여 고립되어 있다. 본 발명에 의한 전계 효과 트랜지스터 구조물은 소스/드레인 영역으로부터 매몰 게이트 패턴으로의 전하의 터널링 현상을 이용하여 쓰기 동작을 수행하며, 매몰 게이트 패턴에의 전하의 저장 유무에 따른 문턱 전압의 차이를 이용하여 데이터를 판독한다.
반도체, 1T-DRAM, FN 터널링, 플로팅 게이트, 매몰 게이트

公开(公告)号：KR100543472B1

公开(公告)日：2006-01-20

申请号：KR1020040008972

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 리밍

IPC: H01L21/336

CPC classification number: H01L29/66628 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/1083 ,  H01L29/41775 ,  H01L29/66545 ,  H01L29/66636

Abstract: 채널 영역과 접하는 부분을 제외하고 소오스/드레인 영역을 반도체 기판으로부터 절연시키는 L자형 디플리션 방지막을 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴의 양측의 상기 반도체 기판의 일부를 제거하여 상기 더미 게이트 패턴 하부에 돌출된 채널부를 갖는 반도체 기판을 형성한다. 상기 더미 게이트 패턴 양측의 반도체 기판의 표면 및 상기 채널부의 측벽의 일부를 덮는 L자형 희생막 패턴을 형성한다. 상기 채널부의 노출된 측벽, 상기 희생막 패턴과 상기 더미 게이트 패턴의 하측벽을 덮는 에피택시얼층을 형성한다. 상기 에피택시얼층, 상기 L자형 희생막 패턴 및 상기 반도체 기판의 소정 부분을 식각하여 상기 에피택시얼층 및 상기 L자형 희생막 패턴의 측벽을 노출시키는 트렌치를 형성한다. 상기 트렌치에 의해 노출된 상기 L자형 희생막 패턴을 제거한다. 상기 L자형 희생막 패턴이 제거된 통로에 디플리션 방지막을 형성한다. 상기 더미 게이트 패턴을 제거한다. 그리고, 상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성한다.
실리콘 게르마늄, 디플리션 방지막

公开(公告)号：KR100640616B1

公开(公告)日：2006-11-01

申请号：KR1020040109280

申请日：2004-12-21

Applicant: 삼성전자주식회사

Inventor： 리밍 ,  최동욱 ,  오창우 ,  김동원 ,  김민상 ,  김성환 ,  여경환

IPC: H01L29/768 ,  H01L21/335

CPC classification number: H01L29/7883 ,  H01L27/108 ,  H01L27/10802 ,  H01L29/42336 ,  H01L29/42392 ,  H01L29/66825 ,  H01L29/7841

Abstract: 반도체 소자를 구성하는 새로운 구조의 전계 효과 트랜지스터 구조물 및 그것의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 구조물은 소스 영역 및 드레인 영역 사이에 형성되고, 단부(end portions)가 소스 영역 또는 드레인 영역안으로 침투하여 경계를 형성하는 매몰 게이트 패턴이 채널 영역의 하부에 형성되어 있으며, 이 매몰 게이트 패턴은 채널링 절연막에 의하여 고립되어 있다. 본 발명에 의한 전계 효과 트랜지스터 구조물은 소스/드레인 영역으로부터 매몰 게이트 패턴으로의 전하의 터널링 현상을 이용하여 쓰기 동작을 수행하며, 매몰 게이트 패턴에의 전하의 저장 유무에 따른 문턱 전압의 차이를 이용하여 데이터를 판독한다.
반도체, 1T-DRAM, FN 터널링, 플로팅 게이트, 매몰 게이트

公开(公告)号：KR1020060085390A

公开(公告)日：2006-07-27

申请号：KR1020050006234

申请日：2005-01-24

Applicant: 삼성전자주식회사

Inventor： 김성환 ,  박동건 ,  김동원 ,  최동욱 ,  여경환 ,  오창우 ,  김민상 ,  리밍

IPC: H01L21/336

Abstract: 누설전류를 방지하기 위한 매립된 산화막 및 누설전류 방지영역을 구비하는 반도체 장치 제조방법에서는, 기판에 불순물을 주입하여 상기 기판 표면 아래에 누설전류 방지영역을 형성한 후, 상기 누설전류 방지영역을 갖는 기판 상에 상기 기판의 일부분을 노출시키는 희생층 패턴을 형성한다. 이어서, 상기 노출된 기판과 상기 희생층 패턴 상에 실리콘층을 연속적으로 형성한다. 그리고, 상기 실리콘층, 상기 희생층 패턴 및 상기 누설전류 방지영역을 포함하는 기판을 순차적으로 식각한다. 그 결과, 실리콘층 패턴, 식각된 희생층 패턴 및 식각된 기판에 의해 제1 리세스를 갖는 구조물이 형성된다. 이어서, 상기 구조물 중에서 상기 식각된 희생층 패턴을 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스를 충분하게 매립하는 산화막을 형성한다. 이로써, 문턱 전압과 스태틱 리프레쉬 특성을 안정적으로 제공할 수 있다.

公开(公告)号：KR1020060037561A

公开(公告)日：2006-05-03

申请号：KR1020040086555

申请日：2004-10-28

Applicant: 삼성전자주식회사

Inventor： 리밍 ,  김성민

IPC: H01L29/78 ,  B82Y10/00

CPC classification number: H01L29/78696 ,  B82Y10/00 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/1029 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66772 ,  H01L29/78654 ,  H01L29/41775 ,  H01L29/7848

Abstract: 다수의 나노 와이어 채널을 구비한 MBCFET 및 그것의 제조방법을 개시한다. 본 발명의 일 실시예에 따른 MBCFET은 다수의 나노 와이어 채널을 구비하는 전계 효과 트랜지스터로서, 상기한 전계 효과 트랜지스터를 구성하는 액티브 패턴은 반도체 기판의 상면으로부터 이격되어서 형성되어 있으며, 서로 이격되어 있는 1쌍의 소오스/드레인 패턴과 상기한 1쌍의 소오스/드레인 패턴 사이에 서로 이격되어 개재되어 있되, 수평 방향으로 평행하게 어레이되어 있는 1쌍의 와이어 채널 패턴을 포함한다. 그리고, 상기한 1쌍의 채널 패턴을 둘러싸도록 그것의 외면에는 게이트 절연막이 형성되어 있고, 게이트 전극은 게이트 절연막을 둘러싸도록 상기한 1쌍의 소오스/드레인 패턴 사이에 형성되어 있다.
3-D 트랜지스터, 나노 와이어, MBCFET, 단채널 효과, 협채널 효과, FinFET, GAA 트랜지스터

公开(公告)号：KR1020050094740A

公开(公告)日：2005-09-28

申请号：KR1020040071798

申请日：2004-09-08

Applicant: 삼성전자주식회사

Inventor： 이철 ,  김민상 ,  박동건 ,  이충호 ,  오창우 ,  윤재만 ,  김동원 ,  최정동 ,  리밍 ,  조혜진

IPC: H01L21/336

Abstract: 핀 전계효과 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는 기판 상에 수직으로 신장된 핀과 상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극과 상기 핀 사이에 게이트 절연막이 개재되고, 상기 게이트 전극 양측의 핀 내에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 게이트 전극 하부에서 상기 핀의 폭이 넓어진다. 즉, 상기 핀은 제 1 핀 폭을 갖는 제 1 영역과 상기 제 1 핀 폭 보다 넓은 제 2 핀 폭을 갖는 제 2 영역으로 구성된 'T'자형 평면을 가질 수 있다. 상기 소오스 영역은 상기 제 1 영역에 형성되고, 상기 드레인 영역은 상기 제 2 영역에 형성된다. 상기 제 1 영역과 상기 제 2 영역의 경계부(boundary region)은 상기 게이트 전극의 하부에 중첩된다.