公开(公告)号：KR1020060012695A

公开(公告)日：2006-02-09

申请号：KR1020040061296

申请日：2004-08-04

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이재동

IPC: H01L27/115

CPC classification number: H01L27/11541 ,  H01L21/28273 ,  H01L27/11543

Abstract: 플래시 메모리 장치의 플로팅 게이트를 제조하는 방법에 있어서, 기판 상에 상부의 너비가 하부의 너비보다 좁고 상기 기판의 표면을 노출시키는 제1개구를 갖는 예비 마스크 패턴을 형성하고, 상기 예비 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성함과 동시에 상기 제1개구의 측면 부위를 부분적으로 식각하여 상기 제1개구의 측면이 수직한 측면 프로파일을 갖도록 상기 제1개구를 확장한다. 상기 확장된 제1개구와 상기 트렌치를 매립하는 소자 분리막을 형성하고, 상기 마스크 패턴을 제거하여 상기 기판의 액티브 영역을 노출시키는 제2개구를 형성하며, 상기 제2개구 내에 도전성 물질로 이루어지는 플로팅 게이트를 형성한다. 따라서, 상기 도전층 내부에 보이드가 발생되는 것을 방지할 수 있다.

公开(公告)号：KR1020060003955A

公开(公告)日：2006-01-12

申请号：KR1020040051880

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 이웅 ,  유영섭 ,  임헌형 ,  형용우 ,  이재동 ,  나기수 ,  김정환

IPC: H01L21/8247

CPC classification number: H01L27/115 ,  H01L21/28247 ,  H01L27/11568 ,  H01L29/4933

Abstract: 미세한 선폭을 갖는 반도체 장치의 게이트 구조물 형성방법에서 먼저, 반도체 기판 상에 게이트 산화막 패턴 및 도전막 패턴이 순차적으로 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 예비 게이트 구조물이 형성된 반도체 기판에 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 게이트 구조물의 외부 표면에 산화막을 형성하여 반도체 장치의 게이트 구조물을 형성한다. 게이트 산화막 패턴의 두께 증가를 억제한다. 또한, 좋은 품질(quality)의 산화막을 얻는다.

公开(公告)号：KR100505036B1

公开(公告)日：2005-07-29

申请号：KR1020030009918

申请日：2003-02-17

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  유영섭 ,  임헌형 ,  이상훈 ,  이우성

IPC: H01L27/092 ,  H01L21/8234

Abstract: 게이트 전극의 씨닝 현상이 개선되는 듀얼 게이트 전극의 형성 방법이 개시되어 있다. 반도체 기판 상에 게이트 산화막 및 비도핑된 폴리실리콘막을 증착한다. 상기 비도핑된 폴리실리콘막에서 N형 게이트가 형성되는 영역에 선택적으로 N형 불순물을 도핑한다. 상기 N형 불순물이 부분적으로 도핑되어 있는 상기 폴리실리콘막을 큐어링한다. 이어서, 상기 큐어링된 폴리실리콘막을 패터닝하여 게이트 패턴을 형성한다. 상기 공정을 수행함으로서, 게이트 전극의 씨닝 현상을 개선할 수 있다.

公开(公告)号：KR1020050073211A

公开(公告)日：2005-07-13

申请号：KR1020040001454

申请日：2004-01-09

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  오정환 ,  나기수 ,  남석우 ,  임헌형

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10852

Abstract: 본 발명은 하프늄 옥사이드 계열이나 알루미나 계열의 식각정지막을 이용하여 커패시터를 형성하는 방법에 관한 것으로, 본 발명에 따른 커패시터 형성방법은, 하부 절연막에 둘러싸여진 도전성 플러그를 포함하는 하부구조가 형성된 반도체 기판 전면에 지지용 절연막, 알루미나 계열이나 하프늄 옥사이드 계열로 이루어지는 식각 정지막, 및 몰드 절연막을 순차적으로 형성하는 단계와; 상기 몰드 절연막, 상기 식각 정지막 및 상기 지지용 절연막을 순차적으로 패터닝하여 상기 도전성플러그를 노출시키는 개구를 형성하는 단계와; 상기 개구가 형성된 반도체 기판 전면에 상기 도전성 플러그와 전기적으로 연결되는 스토리지 노드용 도전막을 형성함과 동시에 상기 식각 정지막을 어닐링하는 단계와; 상기 스토리지 노드용 도전막을 분리하여 스토리지 노드를 형성하는 단계와; 상기 분리된 스토리지 노드에 의해서 노출되어 잔류하는 상기 몰드 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 상기 스토리지 노드의 외면의 일부를 노출시키는 단계와; 상기 스토리지 노드 상에 유전막을 개재하여 플레이트 노드를 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 커패시터의 리닝현상을 방지할 수 있게 된다.

公开(公告)号：KR1020050072979A

公开(公告)日：2005-07-13

申请号：KR1020040001144

申请日：2004-01-08

Applicant: 삼성전자주식회사

Inventor： 이웅 ,  유영섭 ,  임헌형 ,  나기수 ,  강만석 ,  김정환 ,  이재동

IPC: H01L21/8247

CPC classification number: H01L29/66825 ,  H01L21/022 ,  H01L21/0223 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/28273 ,  H01L21/3144 ,  H01L21/31662 ,  H01L29/513

Abstract: 본 발명은 비휘발성 메모리 셀의 유전막 형성방법에 관한 것으로, 본발명에 따른 유전막 형성방법은, 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 유전막 구조를 갖는 비휘발성 메모리 셀의 유전막 형성방법에 있어서, 상기 하부 산화막 및 상부 산화막은 래디컬 산화방식으로 형성되는 것을 특징으로 한다. 본 발명에 따르면, 신뢰성 있는 산화막의 형성을 통하여 누설전류가 작고, 전하 리텐션 특성 개선 및 유전막의 두께조절이 가능하여 고집적이 가능한 메모리 소자의 형성이 가능해진다.

公开(公告)号：KR100497603B1

公开(公告)日：2005-07-01

申请号：KR1020030016484

申请日：2003-03-17

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  임헌형 ,  신승목 ,  이우성

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: 트렌치 소자 분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조 방법이 개시된다. 반도체 기판 상에 제1 산화막, 제1 도전막 및 질화막을 차례로 형성하고, 제1 도전막 및 제1 산화막을 식각하여 제1 산화막 패턴 및 제1 도전막 패턴을 형성한 다음, 제1 도전막 패턴에 인접한 부분의 기판을 식각하여 기판에 트렌치를 형성한다. 상기 트렌치를 일산화이질소(N
2 O) 또는 산화질소(NO) 분위기 하에서 큐어링한 후, 인-시튜로 트렌치 내에 제2 산화막을 형성한다. 트렌치의 큐어링 및 제2 산화막 형성 공정을 인-시튜로 수행함으로써, 버즈 비크의 발생으로 인한 내구성 열화를 개선할 수 있고, 갭 매립에 필요한 마진을 확보할 수 있으며, 별도의 열산화막을 형성할 필요 없이 제조 공정을 단순화시킬 수 있다.

公开(公告)号：KR1020040102305A

公开(公告)日：2004-12-04

申请号：KR1020030033854

申请日：2003-05-27

Applicant: 삼성전자주식회사

Inventor： 백승우 ,  임헌형 ,  김진홍 ,  정병홍

IPC: H01L21/76

Abstract: PURPOSE: A self-aligned STI(Shallow Trench Isolation) method and a method of manufacturing a non-volatile memory device using the same are provided to form uniformly a tunnel oxide layer between isolation layers on a semiconductor substrate by performing a wet-oxidation using a catalyst. CONSTITUTION: A pattern structure made of a first oxide pattern, a first conductive pattern and a nitride pattern is formed on a semiconductor substrate(100). Trenches(109) are formed by etching selectively the substrate using the pattern structure as an etching mask. A second oxide layer for filling the trenches is formed thereon. Isolation layers(124) are formed by planarizing the second oxide layer until the nitride pattern is exposed. The pattern structure is removed from the resultant structure by using wet-etching. At this time, the substrate is selectively exposed to the outside. A tunnel oxide layer(130) is formed between the isolation layers on the exposed substrate by performing a wet-oxidation using a catalyst.

Abstract translation: 目的：提供自对准STI（浅沟槽隔离）方法和制造使用其的非易失性存储器件的方法，以在半导体衬底上的隔离层之间均匀地形成隧道氧化层，通过使用 催化剂 构成：在半导体基板（100）上形成由第一氧化物图案，第一导电图案和氮化物图案构成的图案结构。 通过使用图案结构作为蚀刻掩模来选择性地蚀刻衬底来形成沟槽（109）。 在其上形成用于填充沟槽的第二氧化物层。 隔离层（124）通过平坦化第二氧化物层直到氮化物图案曝光来形成。 通过使用湿蚀刻从所得到的结构中除去图案结构。 此时，衬底选择性地暴露于外部。 通过使用催化剂进行湿式氧化，在暴露的基板上的隔离层之间形成隧道氧化物层（130）。

公开(公告)号：KR100460028B1

公开(公告)日：2004-12-03

申请号：KR1020020048981

申请日：2002-08-19

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  이현덕 ,  형용우 ,  임헌형

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: A tunnel dielectric layer is formed on a semiconductor device. A floating gate layer is formed on the tunnel dielectric layer. An intergate dielectric layer (ONO layer) is formed on the floating gate layer. An in-situ doped silicon is deposited on the intergate dielectric layer to form a control gate layer and then, an annealing is carried out. The control gate layer, the intergate dielectric layer, and the floating gate layer are patterned through a photolithographic process. The phase transformation of the control gate silicon layer does not occur during a subsequent gate oxidation process to reduce the thickness variation of the ONO layer, thereby improving endurance and bake retention characteristics of the semiconductor device.

Abstract translation: 隧道介电层形成在半导体器件上。 浮栅层形成在隧道介电层上。 在浮置栅极层上形成栅间电介质层（ONO层）。 原位掺杂的硅被沉积在栅间介电层上以形成控制栅极层，然后进行退火。 通过光刻工艺将控制栅极层，栅极间介电层和浮置栅极层图案化。 控制栅极硅层的相变在随后的栅极氧化工艺期间不会发生，以减小ONO层的厚度变化，由此提高半导体器件的耐久性和保持特性。

公开(公告)号：KR1020040028384A

公开(公告)日：2004-04-03

申请号：KR1020020059554

申请日：2002-09-30

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  형용우 ,  유영섭 ,  이우성

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11543 ,  H01L29/42324

Abstract: PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to be capable of restraining voids from being generated between gates for preventing silicide from being formed on the surface of an active region under a silicidation process. CONSTITUTION: A plurality of stack type gate structures(110) are formed at the upper portion of a semiconductor substrate(100). At this time, the gate structures are spaced apart from each other as much as the first interval on the first region and as much as the second interval on the second region. The first gate spacer(112a) made of low dielectric material is formed at both sidewalls of the gate structure. The second gate spacer(114a) made of good step coverage insulation material is formed at the upper portion of the first gate spacer for filling the first interval.

Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，其能够抑制在硅化处理之前在有源区域的表面上形成防止硅化物的栅极之间产生空隙。 构成：在半导体衬底（100）的上部形成多个堆叠型栅极结构（110）。 此时，栅极结构彼此间隔开第一区域上的第一间隔以及第二区域上的第二间隔。 由栅极结构的两个侧壁形成由低介电材料制成的第一栅极间隔物（112a）。 在第一栅极间隔物的上部形成由良好的阶梯覆盖绝缘材料制成的第二栅极间隔物（114a），用于填充第一间隔。

公开(公告)号：KR1020040013612A

公开(公告)日：2004-02-14

申请号：KR1020020046612

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  임헌형 ,  이상훈 ,  이우성

IPC: H01L21/8247

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L29/42324

Abstract: PURPOSE: A method for fabricating a semiconductor device having a dielectric layer is provided to increase the capacitance between a control gate and a floating gate by maintaining the thickness of an oxide layer and restricting the increase of thickness of an ONO layer. CONSTITUTION: The first annealing process is performed on a semiconductor substrate(100) having a stacked gate including an interlayer dielectric, which is formed with an ONO layer(108). The first annealing process is performed by using the first gas including nitrogen. An oxide layer(116) is formed on a side of the stacked gate by performing an oxidation process. The second annealing process is performed on the semiconductor substrate(100) having the oxide layer(116). The second annealing process is performed by using the second gas including nitrogen.

Abstract translation: 目的：提供一种用于制造具有电介质层的半导体器件的方法，以通过保持氧化物层的厚度并限制ONO层的厚度增加来增加控制栅极和浮置栅极之间的电容。 构成：第一退火处理在具有包括形成有ONO层（108）的层间电介质的层叠栅极的半导体衬底（100）上进行。 通过使用包括氮的第一气体来进行第一退火处理。 通过进行氧化处理，在层叠栅极的一侧形成氧化物层（116）。 第二退火处理在具有氧化物层（116）的半导体衬底（100）上进行。 第二退火处理通过使用包括氮的第二气体来进行。