公开(公告)号：KR100695820B1

公开(公告)日：2007-03-20

申请号：KR1020060009635

申请日：2006-02-01

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  나기수 ,  강만석 ,  이용선 ,  김용석 ,  이태종

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/76

CPC classification number: H01L27/115 ,  H01L21/76224 ,  H01L27/11521 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/66477

Abstract: A non-volatile semiconductor device and a method for manufacturing the same are provided to prevent occurrence of pitting effect on active regions around floating gates by improving the surface roughness of the floating gates. A plurality of isolation layer patterns(160) are formed on a semiconductor substrate(100) to define one or more active regions. A tunnel oxide layer(125) is formed on the active regions and includes a nitrified surface. A floating gate(155) is formed on the tunnel oxide layer and includes a first floating gate pattern(145) and a second floating gate pattern(150). A dielectric layer(165) is formed on the floating gate. A control gate(170) is formed on the dielectric layer. The surface of the tunnel oxide layer is nitrified by using plasma.

Abstract translation: 提供了一种非易失性半导体器件及其制造方法，以通过改善浮动栅极的表面粗糙度来防止对浮动栅极周围的有源区域产生点蚀效应。 多个隔离层图案（160）形成在半导体衬底（100）上以限定一个或多个有源区。 隧道氧化物层（125）形成在活性区域上并且包括硝化表面。 浮动栅极（155）形成在隧道氧化物层上并且包括第一浮栅图案（145）和第二浮栅图案（150）。 在浮动栅极上形成介电层（165）。 在电介质层上形成控制栅极（170）。 隧道氧化物层的表面通过使用等离子体而被硝化。

公开(公告)号：KR100586006B1

公开(公告)日：2006-06-01

申请号：KR1020040043839

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  나기수 ,  임헌형 ,  이웅

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: 불휘발성 메모리 장치의 게이트 구조물 형성 방법에서, 컨트롤 게이트를 갖는 게이트 패턴을 기판 상에 형성한다. 제 1 가스를 게이트 패턴으로 제공하여, 컨트롤 게이트의 외벽에 산화 방지막을 형성한다. 산소를 포함하는 제 2 가스를 인-시튜로 산화 방지막을 갖는 게이트 패턴으로 제공하여, 게이트 패턴의 측벽에 산화막 스페이서를 형성한다. 질소를 포함하는 제 3 가스를 인-시튜로 산화막 스페이서로 제공하여, 산화막 스페이서 상에 질화막 스페이서를 형성한다. 산화 방지막 형성 공정과 산화막 및 질화막 스페이서들 형성 공정들을 하나의 챔버 내에서 인-시튜로 진행할 수가 있게 된다.

公开(公告)号：KR100549951B1

公开(公告)日：2006-02-07

申请号：KR1020040001454

申请日：2004-01-09

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  오정환 ,  나기수 ,  남석우 ,  임헌형

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10852

Abstract: 본 발명은 커패시터를 형성하는 방법에 관한 것으로, 본 발명에 따른 커패시터 형성방법은, 하부 절연막에 둘러싸여진 도전성 플러그를 포함하는 하부구조가 형성된 반도체 기판 전면에 지지용 절연막, 알루미나 계열이나 하프늄 옥사이드 계열로 이루어지며 어닐링이 행해지지 않은 식각 정지막, 및 몰드 절연막을 순차적으로 형성하는 단계와; 상기 몰드 절연막, 상기 식각 정지막 및 상기 지지용 절연막을 순차적으로 패터닝하여 상기 도전성플러그를 노출시키는 개구를 형성하는 단계와; 상기 개구가 형성된 반도체 기판 전면에 상기 도전성 플러그와 전기적으로 연결되는 스토리지 노드용 도전막을 형성하며, 상기 스토리지 노드용 도전막의 형성에 의해 상기 식각 정지막이 어닐링되는 단계와; 상기 스토리지 노드용 도전막을 분리하여 스토리지 노드를 형성하는 단계와; 상기 분리된 스토리지 노드에 의해서 노출되어 잔류하는 상기 몰드 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 상기 스토리지 노드의 외면의 일부를 노출시키는 단계와; 상기 스토리지 노드 상에 유전막을 개재하여 플레이트 노드를 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 커패시터의 리닝현상을 방지할 수 있게 된다.
커패시터, 스토리지 노드, 하프늄 옥사이드, 알루미나, 식각정지막

公开(公告)号：KR100539275B1

公开(公告)日：2005-12-27

申请号：KR1020040054060

申请日：2004-07-12

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  임헌형 ,  이재동 ,  김정환 ,  유영섭 ,  나기수 ,  이웅 ,  이용선 ,  장원준

IPC: H01L21/8247

Abstract: 플래시 메모리 장치와 같은 반도체 장치를 형성하는 방법에 있어서, 기판의 제1부위를 노출시키는 제1개구를 갖는 마스크 패턴을 형성하고, 상기 노출된 제1부위를 식각하여 트렌치를 형성한다. 상기 제1개구와 상기 트렌치를 매립하는 절연 패턴을 형성하고, 상기 마스크 패턴의 상부를 식각하여 상기 절연 패턴의 상부를 노출시키는 제2개구를 형성한다. 상기 노출된 절연 패턴의 상부를 부분적으로 제거하여 상기 제2개구의 폭을 확장시킨 후, 상기 마스크 패턴의 나머지 부분을 제거하여 상기 기판의 제2부위를 노출시키는 제3개구를 형성한다. 이어서, 상기 확장된 제2개구 및 상기 제3개구를 매립하는 도전층을 상기 노출된 기판의 제2부위 및 상기 절연 패턴 상에 형성하고, 상기 도전층으로부터 플로팅 게이트 전극을 형성한다. 따라서, 상기 도전층 내부에 보이드가 발생되는 것을 방지할 수 있다.

公开(公告)号：KR1020050118823A

公开(公告)日：2005-12-20

申请号：KR1020040043937

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  임헌형 ,  이재동 ,  김영석 ,  유영섭 ,  나기수 ,  이웅

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 플래시 메모리 장치의 플로팅 게이트를 제조하는 방법에 있어서, 반도체 기판 상에 액티브 영역을 정의하며 상기 반도체 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성한다. 제1예비 폴리실리콘층은 상기 개구를 매립하도록 상기 절연 패턴 상에 형성된다. 상기 제1예비 폴리실리콘층을 형성하는 동안 상기 절연 패턴의 기하학적인 형상에 의해 상기 제1예비 폴리실리콘층 내에 생성된 보이드는 습식 식각 공정을 통해 제거된다. 상기 습식 식각 공정을 수행함으로써 상기 개구 내에 잔류하는 제1폴리실리콘층 및 상기 절연 패턴 상에 제2예비 폴리실리콘층을 형성한다. 상기 절연 패턴의 상부면이 노출되도록 상기 제2예비 폴리실리콘층의 상부를 제거하여 제1폴리실리콘층 및 제2폴리실리콘층을 포함하는 플로팅 게이트를 형성한다.

公开(公告)号：KR1020050015889A

公开(公告)日：2005-02-21

申请号：KR1020030056434

申请日：2003-08-14

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이재동 ,  이현덕 ,  유영섭 ,  남석우 ,  이웅 ,  강만석 ,  나기수

IPC: H01L27/115

Abstract: PURPOSE: A method of fabricating a non-volatile memory device having improved threshold voltage uniformity is provided to round an edge of an isolation layer and prevent a thinning effect in the edge of the isolation layer by utilizing a radical oxidation method using oxygen and hydrogen. CONSTITUTION: A high-voltage oxide layer is formed by oxidizing a recessed high-voltage region of a silicon substrate(10). Trenches are formed at a cell and low-voltage region and the recessed high-voltage region, respectively. An isolation layer is formed by filling up the trenches with a gap-fill oxide layer. A tunnel oxide layer(70) is formed on the silicon substrate including the isolation layer by a radical oxidation method. A floating gate, a dielectric layer, and a control gate are formed on the tunnel oxide layer.

Abstract translation: 目的：提供一种制造具有改善的阈值电压均匀性的非易失性存储器件的方法，以便绕隔离层的边缘，并通过利用氧和氢的自由基氧化法来防止隔离层边缘的变薄效应。 构成：通过氧化硅衬底（10）的凹陷高压区域形成高电压氧化层。 沟槽形成在电池和低电压区域以及凹陷的高压区域。 通过用间隙填充氧化物层填充沟槽形成隔离层。 通过自由基氧化法在包含隔离层的硅衬底上形成隧道氧化物层（70）。 在隧道氧化物层上形成浮栅，电介质层和控制栅极。

公开(公告)号：KR1020040016496A

公开(公告)日：2004-02-25

申请号：KR1020020048694

申请日：2002-08-17

Applicant: 삼성전자주식회사

Inventor： 나기수 ,  민경진 ,  김성호 ,  김윤광 ,  이용우

IPC: H01L21/336

Abstract: PURPOSE: A method for forming a spacer of a semiconductor device is provided to prevent an oxide layer from growing on a gate electrode made of tungsten and easily form a contact adjacent to the gate electrode even if a design rule is reduced, by forming a tri-layer spacer on the tungsten gate electrode. CONSTITUTION: A conductive pattern is formed on a substrate(100). The first nitride layer(132) is uniformly formed on the front surface of the substrate including the conductive pattern to prevent the conductive pattern from being oxidized. An oxide layer is uniformly formed on the substrate having the oxide layer. The second nitride layer is uniformly formed on the substrate having the oxide layer. An anisotropic etch process is performed on the second nitride layer and the oxide layer to etch the second nitride layer and the oxide layer on the conductive pattern and the substrate, so that a spacer(130) composed of the first nitride layer, the oxide layer and the second nitride layer is formed on the sidewall of the conductive pattern.

Abstract translation: 目的：提供一种用于形成半导体器件的间隔物的方法，以防止在由钨制成的栅电极上生长氧化物层，并且即使设计规则减小，也容易形成邻近栅电极的接触，通过形成三 钨栅电极上的间隔层。 构成：在基板（100）上形成导电图案。 第一氮化物层（132）均匀地形成在包括导电图案的衬底的前表面上，以防止导电图案被氧化。 在具有氧化物层的基板上均匀地形成氧化物层。 第二氮化物层均匀地形成在具有氧化物层的衬底上。 对第二氮化物层和氧化物层进行各向异性蚀刻处理，以蚀刻导电图案和衬底上的第二氮化物层和氧化物层，使得由第一氮化物层，氧化物层 并且第二氮化物层形成在导电图案的侧壁上。

公开(公告)号：KR1020070044512A

公开(公告)日：2007-04-30

申请号：KR1020050100479

申请日：2005-10-25

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  나기수 ,  강만석 ,  이태종

IPC: H01L21/8247 ,  H01L27/115

Abstract: 플로팅 게이트층 및 유전막의 계면 특성을 향상시킬 수 있는 비휘발성 메모리 장치의 게이트 구조물 형성 방법에 있어서, 반도체 기판 상에 터널 산화막을 형성하고, 상기 터널 산화막 상에 불순물 도핑된 비정질 실리콘층으로 이루어진 플로팅 게이트층을 형성한다. 상기 비정질 실리콘층이 결정화되지 않는 온도에서 상기 비정질 실리콘층 상에 제1 실리콘 산화막을 형성한다. 상기 제1 실리콘 산화막 상에 실리콘 질화막, 제2 실리콘 산화막 및 컨트롤 게이트층을 순차적으로 형성한다. 상기한 방법에 의하면, 유전막의 하부막인 제1 실리콘 산화막 형성시 플로팅 게이트층이 폴리실리콘으로 상변환되지 않는다. 따라서, 플로팅 게이트층 및 제1 실리콘 산화막의 계면이 고르게 형성되어 유전막의 항복 전압 특성이 향상될 수 있다.

公开(公告)号：KR1020050118752A

公开(公告)日：2005-12-20

申请号：KR1020040043839

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  나기수 ,  임헌형 ,  이웅

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: 불휘발성 메모리 장치의 게이트 구조물 형성 방법에서, 컨트롤 게이트를 갖는 게이트 패턴을 기판 상에 형성한다. 제 1 가스를 게이트 패턴으로 제공하여, 컨트롤 게이트의 외벽에 산화 방지막을 형성한다. 산소를 포함하는 제 2 가스를 인-시튜로 산화 방지막을 갖는 게이트 패턴으로 제공하여, 게이트 패턴의 측벽에 산화막 스페이서를 형성한다. 질소를 포함하는 제 3 가스를 인-시튜로 산화막 스페이서로 제공하여, 산화막 스페이서 상에 질화막 스페이서를 형성한다. 산화 방지막 형성 공정과 산화막 및 질화막 스페이서들 형성 공정들을 하나의 챔버 내에서 인-시튜로 진행할 수가 있게 된다.

公开(公告)号：KR1020090105452A

公开(公告)日：2009-10-07

申请号：KR1020080030906

申请日：2008-04-02

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이상훈 ,  남석우 ,  임한진 ,  나기수 ,  이우성 ,  김정환 ,  김용석

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/20

CPC classification number: H01L21/0226 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825

Abstract: PURPOSE: A method for forming a polysilicon layer and a method for manufacturing a nonvolatile memory device using the same are provided to form the polysilicon layer with a smooth surface and a small grain by vertically injecting the deposition gas and the inert gas to the upper side of the substrate in a single chamber. CONSTITUTION: A substrate(10) is loaded in a single chamber. A polysilicon layer(12) is deposited by injecting the deposition gas and the inert gas to a vertical direction to an upper side of the loaded substrate. The pressure of the chamber is 1 to 200Torr.

Abstract translation: 目的：提供一种形成多晶硅层的方法以及使用其制造非易失性存储器件的方法，以通过将沉积气体和惰性气体垂直注入上侧来形成具有光滑表面和小颗粒的多晶硅层 的单个腔室中的衬底。 构成：衬底（10）装载在单个腔室中。 通过将沉积气体和惰性气体沿垂直方向注入到所加载的衬底的上侧来沉积多晶硅层（12）。 室的压力为1至200Torr。