公开(公告)号：KR1020110004166A

公开(公告)日：2011-01-13

申请号：KR1020090061828

申请日：2009-07-07

Applicant: 삼성전자주식회사

Inventor： 김영후 ,  윤보언 ,  이근택 ,  이재동

IPC: H01L21/8242 ,  H01L27/108 ,  H01L21/28

Abstract: PURPOSE: A wiring structure, a cell structure, and a semiconductor device including the same are provided to space first landing pads, connection films, and second patterns from plugs by including outer spacers between the first landing pads, the connection films, the second patterns, and the plugs. CONSTITUTION: A semiconductor substrate(5) comprises an inactive region(14) and an active region(18). A first landing pad(46) and a second landing pad(48) are arranged on the active region. A lower insulating film(42) is arranged between the first landing pad and the landing pad. The lower insulating film surrounds the first landing pad and the sidewall of a connection film(55). An outer spacer(78) is arranged at the sidewall of the second pattern(76).

Abstract translation: 目的：提供一种布线结构，单元结构和包括该布线结构的半导体器件，以通过在第一着陆焊盘，连接膜，第二图案之间包括外部间隔物来将插头的第一着陆焊盘，连接膜和第二图案间隔开 ，和插头。 构成：半导体衬底（5）包括无源区（14）和有源区（18）。 在活动区域​​上布置有第一着陆垫（46）和第二着陆垫（48）。 下部绝缘膜（42）布置在第一着陆垫和着陆垫之间。 下绝缘膜包围第一着陆焊盘和连接膜（55）的侧壁。 外部间隔件（78）布置在第二图案（76）的侧壁处。

公开(公告)号：KR1020090003985A

公开(公告)日：2009-01-12

申请号：KR1020070067842

申请日：2007-07-06

Applicant: 삼성전자주식회사

Inventor： 이종원 ,  한상엽 ,  홍창기 ,  이재동

IPC: C09K3/14 ,  H01L21/304

CPC classification number: H01L21/31053 ,  C09G1/02 ,  H01L29/66583 ,  H01L29/66795 ,  H01L29/7851

Abstract: A slurry composition for polishing silicon nitride is provided to polish a silicon nitride film with high polishing selectivity, compared with a silicon oxide film and to be usefully applied to a process of manufacturing a semiconductor where the selective removal of a silicon nitride film is requested. A slurry composition for polishing silicon nitride comprises the first oxide polishing inhibitor 0.01-10 weight%, abrasive 0.01-10 weight% and extra water. The silicon nitride polishing slurry composition has the pH of 1-4. A polishing method of the silicon nitride film comprises a step for forming a silicon oxide film on a substrate; a step for forming a silicon nitride film on the silicon oxide film; and a step for polishing the silicon nitride film until the silicon oxide film is exposed, by using a slurry composition for polishing a silicon nitride containing the first oxide polishing inhibitor including polyacrylic acid, abrasive and water.

Abstract translation: 提供了一种用于研磨氮化硅的浆料组合物，与氧化硅膜相比具有高抛光选择性的氮化硅膜抛光，并且可用于制造需要选择性去除氮化硅膜的半导体工艺。 用于研磨氮化硅的浆料组合物包括0.01-10重量％的第一氧化物抛光抑制剂，0.01-10重量％的磨料和额外的水。 氮化硅抛光浆料组合物的pH为1-4。 氮化硅膜的研磨方法包括在基板上形成氧化硅膜的工序; 在氧化硅膜上形成氮化硅膜的工序; 以及通过使用含有包含聚丙烯酸，磨料和水的第一氧化物抛光抑制剂的氮化硅的研磨用浆料组合物，研磨氮化硅膜直到氧化硅膜露出的步骤。

公开(公告)号：KR1020080003616A

公开(公告)日：2008-01-08

申请号：KR1020060062069

申请日：2006-07-03

Applicant: 삼성전자주식회사

Inventor： 윤성규 ,  한상엽 ,  홍창기 ,  윤보언 ,  이재동 ,  박진구 ,  홍의관

IPC: H01L21/304

Abstract: A silica slurry containing a hydro peroxide for CMP(Chemical Mechanical Polishing) of semiconductor devices is provided to reduce generation of organic defects and to improve productivity and yield of the semiconductor devices by making a silicon surface have hydrophilicity after completing the CMP. A silica slurry for CMP of semiconductor devices includes fumed silica particles. A wafer is introduced into a CMP equipment(S10). The wafer is polished by using the silica slurry containing a hydro peroxide(S20). The wafer is cleaned by using a cleaning solution containing hydrofluoric acid(S30). The wafer is cleaned by using deionized water(S40). The wafer is dried(S50). The wafer is withdrawn from the CMP equipment(S60). The fumed silica particles are 0.1 to 50 wt% of a total slurry. A silical particle is over 10 wt% of the total slurry. The hydro peroxide is 0.1 to 3 vol%.

Abstract translation: 提供含有用于半导体器件的CMP（化学机械抛光）的过氧化氢的二氧化硅浆料，以通过在完成CMP之后使硅表面具有亲水性来减少有机缺陷的产生并提高半导体器件的生产率和产率。 用于半导体器件的CMP的二氧化硅浆料包括热解二氧化硅颗粒。 将晶片引入到CMP设备中（S10）。 通过使用含有过氧化氢的二氧化硅浆料对晶片进行抛光（S20）。 使用含有氢氟酸的清洗液清洗晶片（S30）。 用去离子水清洗晶片（S40）。 将晶片干燥（S50）。 从CMP设备中取出晶片（S60）。 热解法二氧化硅颗粒为总泥浆的0.1-50重量％。 硅质颗粒占总浆料的10重量％以上。 过氧化氢为0.1〜3体积％。

公开(公告)号：KR1020070007504A

公开(公告)日：2007-01-16

申请号：KR1020050062166

申请日：2005-07-11

Applicant: 삼성전자주식회사

Inventor： 이용선 ,  이재동 ,  김봉현 ,  강만석 ,  김정환 ,  신현진 ,  유원석 ,  신승목

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/32105 ,  H01L21/28273 ,  H01L29/42324

Abstract: A method for fabricating a semiconductor device is provided to adjust the temperature of a reaction chamber of radical oxidation equipment to a desired process temperature by increasing the temperature of the reaction chamber in two steps. A gate electrode is formed on a semiconductor substrate, including a metal silicide layer. A radical reoxidation process is performed to cure sidewall damage of the semiconductor substrate and the gate electrode so that an oxide layer is formed on the semiconductor substrate and the gate electrode. The reoxidation process is performed by the following steps. While nitrogen gas is supplied and the temperature of the semiconductor substrate is increased to a first temperature, a nitrogen passivation treatment is performed on the surface of the gate electrode. While oxygen gas is supplied and the semiconductor substrate is increased to a second temperature higher than the first temperature, a first oxide process is carried out. A second oxide process is performed at the second temperature.

Abstract translation: 提供制造半导体器件的方法，通过两步增加反应室的温度来将自由基氧化设备的反应室的温度调节到所需的工艺温度。 在包括金属硅化物层的半导体衬底上形成栅电极。 进行自由基再氧化处理以固化半导体衬底和栅电极的侧壁损伤，使得在半导体衬底和栅电极上形成氧化物层。 再氧化过程通过以下步骤进行。 当供给氮气并且将半导体衬底的温度升高到第一温度时，在栅电极的表面上进行氮钝化处理。 当提供氧气并且将半导体衬底增加到高于第一温度的第二温度时，执行第一氧化物处理。 在第二温度下进行第二氧化物处理。

公开(公告)号：KR100640625B1

公开(公告)日：2006-10-31

申请号：KR1020050000377

申请日：2005-01-04

Applicant: 삼성전자주식회사

Inventor： 윤세라 ,  홍창기 ,  이재동

IPC: H01L21/304

CPC classification number: H01L21/31058 ,  H01L21/31053 ,  H01L21/76819

Abstract: 연마 정지층을 이용하는 절연막 CMP 공정을 포함하는 평탄화된 금속층간절연막 형성 방법에 관하여 개시한다. 본 발명에 따른 금속층간절연막 형성 방법에서는 반도체 기판상에 PAE계 재료층과 같은 연마 정지층으로 상면이 덮인 금속 배선 패턴을 형성한다. 상기 금속 배선 패턴 사이로 노출되는 반도체 기판의 상면을 덮도록 제1 절연막을 형성한다. 상기 연마 정지층의 상면이 완전히 노출될 때까지 상기 제1 절연막을 CMP하여 평탄화된 제1 절연막을 형성한다. 상기 연마 정지층을 제거한 후, 평탄화된 제1 절연막 및 상기 금속 배선 패턴 위에 제2 절연막을 형성한다.
금속층간절연막, CMP, PAE, 연마 정지층

公开(公告)号：KR1020060089511A

公开(公告)日：2006-08-09

申请号：KR1020050010780

申请日：2005-02-04

Applicant: 삼성전자주식회사

Inventor： 윤세라 ,  박정헌 ,  홍창기 ,  이재동

IPC: C11D1/37 ,  C11D3/20 ,  C11D11/00 ,  C11D1/12

CPC classification number: H01L21/02074 ,  C11D1/146 ,  C11D3/2079 ,  C11D3/2082 ,  C11D3/2086 ,  C11D3/3409 ,  C11D11/0047 ,  C11D1/37 ,  C11D1/12 ,  C11D3/2075

Abstract: A metallization method for a semiconductor device, and a cleaning solution for the same, for cleaning a surface of a semiconductor substrate on which a metal wiring material is exposed. The metallization method may include cleaning a surface of a semiconductor substrate on which a metal wiring layer is exposed using a cleaning solution that includes deionized water, an organic acid, and at least one of an anionic surfactant and an amphoteric surfactant, and, after the cleaning, ashing the surface of the metal wiring layer.

公开(公告)号：KR1020060080643A

公开(公告)日：2006-07-10

申请号：KR1020050000935

申请日：2005-01-05

Applicant: 삼성전자주식회사

Inventor： 김성준 ,  홍창기 ,  이재동 ,  최재광

IPC: H01L21/304

CPC classification number: H01L21/3212 ,  C09G1/02

Abstract: 여기에는 화학적 기계적 연마 공정에 사용되는 슬러리 조성물이 개시된다. 슬러리 조성물에는 계면활성제와 양이온성 고분자 화합물이 포함된다. 계면활성제와 양이온성 고분자 화합물은 노출된 폴리실리콘 표면에 패시베이션층을 형성한다. 따라서 폴리실리콘층과 실리콘 질화막 및 산화막과의 상대적인 제거 속도를 조절하는 것이 가능하며, 폴리실리콘층이 과도하게 제거되는 것을 방지할 수 있다.

公开(公告)号：KR1020060064946A

公开(公告)日：2006-06-14

申请号：KR1020040103634

申请日：2004-12-09

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  이재동 ,  홍창기 ,  윤보언

IPC: C09K3/14

CPC classification number: C09K3/1463 ,  C09G1/02 ,  H01L21/31053

Abstract: 점도증가제를 함유하는 CMP용 슬러리 조성물 및 그 제조 방법과 이들을 이용한 기판 연마 방법에 관하여 개시한다. 본 발명에 따른 CMP용 슬러리 조성물은 연마 입자와, 비이온성 수용성 고분자 또는 알콜류 화합물로 이루어지는 점도증가제와, 음이온성 고분자 화합물로 이루어지는 계면활성제와, 순수를 포함한다. 상기 연마 입자로서 세리아 연마 입자를 사용할 때 본 발명에 따른 CMP용 슬러리 조성물은 1.5 ∼ 5.0 cP의 점도를 가진다.
CMP, 슬러리 조성물, 점도증가제, 점도, 웨이퍼, 평탄도, 산화막

公开(公告)号：KR1020060058813A

公开(公告)日：2006-06-01

申请号：KR1020040097771

申请日：2004-11-26

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  임헌형 ,  이재동

IPC: H01L21/8247

Abstract: 비휘발성 메모리 장치의 게이트 산화막 형성 방법 및 상기 게이트 산화막을 포함한 게이트 패턴 형성 방법에서, 산소 라디칼로 산화 처리하여 반도체 기판 상에 제1 예비-게이트 산화막을 형성하고, 상기 제1 예비-게이트 산화막을 질화 처리한다. 상기 질화 처리된 제1 예비-게이트 산화막은 제2 예비-게이트 산화막으로 전환된다. 이어서, 상기 제2 예비-게이트 산화막을 산소 라디칼을 이용하여 산화 처리한다. 상기 산화 처리된 제2 예비-게이트 산화막은 게이트 산화막으로 전환된다. 이어서, 상기 게이트 산화막 상에 제1 도전막 패턴, 층간 유전막 패턴, 제2 도전막 패턴을 순차적으로 형성한다. 따라서, 상기 질화 처리 및 산화 처리된 상기 게이트 산화막을 포함하는 게이트 구조물은 상기 게이트 산화막 내에 질소를 증가시키면서 반도체 기판으로의 질소 확산을 억제할 수 있는 트랜지스터를 제조할 수 있다.

公开(公告)号：KR100564580B1

公开(公告)日：2006-03-29

申请号：KR1020030069143

申请日：2003-10-06

Applicant: 삼성전자주식회사

Inventor： 김광복 ,  최재광 ,  고용선 ,  홍창기 ,  김경현 ,  이재동

IPC: H01L21/304

CPC classification number: C09G1/02 ,  B24B37/044 ,  B24B49/16 ,  B24B57/02

Abstract: 고평탄도 슬러리를 사용하는 산화막의 CMP 공정을 최적화하기 위한 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조 방법에 관하여 개시한다. 표면 단차를 가지는 산화막에 대한 CMP 공정에서 연마 초기 단계에서는 실리카 계열의 슬러리를 사용함으로써 초기 단차 제거시 연마 시간 지연 현상이 발생되는 것을 방지하고, 초기 단차가 제거된 후에는 세리아 계열의 고평탄도 슬러리를 사용하여 나머지 연마 공정을 행한다. 세리아 계열의 고평탄도 슬러리에서 평탄도 선택성을 부여하기 위하여 첨가되는 음이온 계면활성제의 첨가량을 최적화함으로써 CMP 설비의 셀프스톱 기능을 이용하는 것이 가능하다.
고평탄도 슬러리, 산화막, 세리아, 실리카, 초기 단차, 셀프스톱