Abstract:
PURPOSE: A method enabling multiple base stations to cooperatively provide a communications service to a single terminal in a wireless communications system and a device thereof are provided to utilize limited resources more efficiently. CONSTITUTION: A control part (820) changes component base stations forming a first cooperation cell based on a resource request response message. The control part allocates resources to a terminal served by the first cooperation cell. A transmission part (800) transmits a resource request message requesting resource allocation to sub-base stations which belong to the first cooperation cell. A reception part (810) receives a resource request response message from each of the sub-base stations receiving the resource request message. The resource request response message includes a result obtained through the control of resource approval considering all the cooperation cells to which each sub-base station belongs. [Reference numerals] (800) Transmission part; (810) Reception part; (820) Control part; (AA) Base station
Abstract:
신뢰성을 향상시킬 수 있는 소자 분리막을 구비하는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 패드산화막 및 마스크막을 적층한다. 상기 마스크막 및 상기 패드 산화막을 패터닝하여 상기 반도체 기판 상에 차례로 적층된 패드산화막 패턴 및 마스크 패턴을 형성하고 상기 반도체 기판을 노출시킨다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 반도체 기판을 패터닝하여 트렌치를 형성한다. 상기 트렌치 상단부에서 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 일부 제거하여 완만한 포셋(facet) 영역을 형성한다. 상기 포셋 영역의 상기 반도체 기판에 이온 주입 공정을 진행하여 결함을 형성한다. 산화 공정을 진행하여 상기 포셋 영역에 산화막을 두껍게 형성한다. 그리고, 소자분리 물질로 상기 트렌치를 채운다. 소자 분리막
Abstract:
본 발명은 콘택 플러그와 그 위에 형성되는 도전층과의 콘택 저항을 개선시킨 반도체 장치 제조 방법에 관한 것으로, 반도체 기판 상에 절연막이 형성된다. 상기 절연막이 식각되어 콘택 홀이 형성된다. 상기 콘택 홀을 완전히 채우도록 제1도전층인 폴리 실리콘막이 증착된다. 상기 폴리 실리콘막이 에치 백(etch back) 공정으로 평탄화 식각되어 콘택 플러그가 형성된다. 이때, 상기 콘택 플러그 상부 표면에 에치 백 공정시 가속화된 이온에 의해 손상층(damage layer)이 얇게 형성된다. 이러한 상기 손상층은 상기 콘택 플러그가 향후 형성되는 제2도전층인 폴리 실리콘등과 콘택(contact)시 저항을 증가시키는 요인으로 작용한다. 이를 해결하기 위해 본 발명에서는, 상기 손상층을 산소가스를 사용하거나 또는 산소가스에 플르오린(F)을 포함하는 가스가 첨가된 혼합가스를 사용하여 건식식각으로 제거시킨다. 이와 같은 반도체 장치 제조 방법에 의해서, 콘택 플러그 표면의 콘택 저항 증가 요인으로 작용하는 손상층을 건식식각으로 제거하므로 써, 콘택 저항을 개선시킬 수 있다.
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본 발명은 오정렬을 방지하고, 재현성 있는 스토리지 전극을 형성하는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로, 제 1 절연층 상에 물질층이 과 제 2 절연층이 차례로 형성된다. 스토리지 전극 형성용 마스크를 사용하여 도전층 패드의 상부 표면이 노출될 때까지 제 2 절연층, 물질층, 제 1 절연층이 차례로 건식 식각되어 콘택홀이 형성된다. 콘택홀이 도전층으로 채워져 도전층 패드와 전기적으로 접속되는 스토리지 전극이 형성된다. 스토리지 전극 양측의 물질층이 노출될 때까지 제 2 절연층이 식각되어 스토리지 전극의 일부 두께가 노출된다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, 스토리지 전극과 스토리지 전극 콘택홀을 자기 정렬시킴으로써 스토리지 전극과 스토리지 전극 콘택홀 간의 오정렬을 방지할 수 있고, 스토리지 전극 간의 브리지를 방지할 수 있으며, 재현성 있는 스토리지 전극을 형성할 수 있다.
Abstract:
본 발명에 따른 불량 컨트롤 신호 재생 장치 및 방법이 개시된다. 그 장치의 구성은, 재생 컨트롤 신호를 공급받아 소정의 제어 신호들에 의하여 증폭된 재생 컨트롤 신호, 비디오 헤드의 속도와 위상을 알려주는 헤드 스위칭 신호 및 기록 컨트롤 신호를 출력하는 서보부, 기록시에는 상기 서보부로부터 출력되는 기록 컨트롤 신호를 기록하고 재생시에는 상기 재생 컨트롤 신호를 상기 서보부로 출력하는 컨트롤 헤드, 재생 클록 신호를 공급받아 불량 컨트롤 재생 신호를 상기 서보부로 출력하는 동시에 상기 기록 컨트롤 신호 위에 오버라이트 하는 불량 컨트롤 신호 재생부 및 엔벨로프 신호 및 상기 서보부로부터 출력되는 증폭된 재생 컨트롤 신호와 헤드 스위칭 신호를 입력하여, 상기 재생 컨트롤 신호가 있는 경우에는 상기 헤드 스위칭 신호 위상과 상기 재생 컨트롤 신호 위상 차이를 구하여 상기 엔벨로프 신� �가 소정 크기 이상에서 트래킹이 되도록 하기 위한 상기 서보 제어 신호를 상기 서보부로 출력하고, 상기 재생 컨트롤 신호가 없는 경우에는 불량 컨트롤 신호를 재생하기 위한 재생 클록 신호를 불량 컨트롤 신호 재생부로 출력하는 마이컴;을 포함한다. 따라서, 상술한 바와 같이 본 발명에 따르면, VCR 재생시 컨트롤 신호가 열화되어 약하거나 없는 경우에도 노이즈 없는 화면을 제공하는 효과를 갖는다.
Abstract:
본 발명은 마이크로 컴퓨터와는 별도의 기억소자를 두어 각종 언어를 비롯한 OSD데이타를 저장하고, 저장된 OSD데이타를 마이크로 컴퓨터가 읽고 OSD부로 출력하는 방법을 제공하여 한 번의 마이크로 컴퓨터의 개발 이후에는 각기 사용하는 언어가 다른 지역의 사용자들을 위한 OSD장치라도 해당 언어를 포함하는 데이타를 저장한 기억소자의 교체만으로 저렴하고 빠르게 개발할 수 있다.
Abstract:
반도체 장치의 커패시터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 층간절연층, 제1 절연층 및 제2 절연층을 적층하는 단계; 상기 적층된 층들을 소정 형상으로 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 스토리지 콘택홀을 형성하는 단계; 스토리지 콘택홀 내부에 절연물 스페이서를 형성하는 단계; 스페이서가 형성된 상기 결과물 전면에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 제3 절연층 및 제2 도전층을 형성하는 단계; 상기 제2 도전층 및 상기 제3 절연층을 패터닝하는 단계; 패터닝된 상기 제2 도전층 및 제3 절연층 측벽에 도전물 스페이서를 형성하는 단계; 상기 도전물 스페이서 측벽에 절연물 스페이서를 형성하는 단계; 상기 도전물 스페이서 및 절연물 스페이서를 마스크로 사용하여 상기 제1 도전층을 패터닝하는 단계; 및 상기 제2 절연층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체소자 커패시터 제조방법을 제공한다. 따라서, 제1도전층으로만 최종 스토리지전극 패턴을 형성하기 때문에 자연산화막에 의한 프로파일 불량 문제를 방지할 수 있다.
Abstract:
반도체장치의 최종보호막인 패시베이션막과 이중 메탈층 구조에서 상부 메탈층과 하부 메탈층간의 절연층인 IMD(Intermetallic Dielectric)막의 크랙 발생을 최소화할 수 있는 이중 메탈층 구조를 갖는 반도체 장치가 개시된다. 반도체기판 상에 하부절연층이 형성되고 있고, 상기 하부절연층 상에 제1개구부를 가지는 제1메탈배선이 형성되어 있다. 상기 결과물의 전면(全面)에 IMD막이 도포되어 있고, 상기 IMD막 상에 평면구조 상으로 상기 제1개구부를 중심으로 일정한 폭으로 상기 제1메탈 배선에 걸치도록 형성된 제2개구부를 갖는 제2메탈배선이 형성되어 있다. 상기 제2메탈배선 및 제2개구부 상에는 패시베이션막이 형성되어 있다. 이중 메탈층 구조를 갖는 반도체 장치에서 상부 메탈층과 하부 메탈층의 구조, 특히 메탈층 패턴 간의 스페이스 혹은 메탈 배선에 형성된 메탈슬릿 등의 메탈배선에 형성된 개구부들 간의 스페이스 혹은 메탈 배선에 형성된 메탈 슬릿 등의 메탈배선에 형성된 개구부들 간의 평면적인 구조가 최적화되어 있으므로 패시베이션막의 스텝커브리지가 개선됨으로써 패시베이션막이나 IMD막의 크랙 발생을 최소화할 수 있다.