Abstract:
피처리체의 처리 방법 및 플라즈마를 사용한 피처리체의 처리 방법에 있어서, 제1 가스의 공급 및 바이어스 파워와 제1 소스 파워의 인가에 의해 생성된 플라즈마를 사용하여 쿨롱력에 의해 파지된 피처리체를 처리한 후, 상기 플라즈마의 생성을 중단시키고, 상기 쿨롱력을 해제한다. 그리고, 제2 가스의 공급 및 제2 소스 파워의 인가에 의해 생성된 끌힘에 의해 상기 피처리체의 주변에 잔류하는 오염원을 상기 피처리체로부터 부유시킨다. 따라서, 상기 피처리체에 거의 영향을 끼치지 않는 상태에서 상기 오염원을 용이하게 제거할 수 있다.
Abstract:
본 발명은 이온 주입 장치 및 이를 이용한 이온 주입 방법을 개시한다. 개시된 본 발명의 이온 주입 장치는, 회전 디스크를 내장하고 밀폐된 공간을 정의하는 디스크 챔버에 고정 설치되어 상기 회전 디스크에 마운팅되는 웨이퍼의 표면과 근접 대향하여 웨이퍼 표면의 대전 상태를 읽는 전하 감지기를 포함하는 것을 특징으로 한다. 개시된 본 발명의 이온 주입 방법은, 양이온을 생성시키는 단계와; 상기 양이온에 전자를 제공하여 상기 양이온을 중성화하는 단계와; 상기 중성화된 입자를 회전 디스크에 마운팅된 웨이퍼에 주입시키는 단계와; 상기 웨이퍼의 표면 전하 상태를 감지하는 단계와; 상기 감지 결과 상기 웨이퍼의 표면 전하 상태가 중성 상태가 아니면 상기 웨이퍼의 표면 전하 상태를 중성화되도록 제어하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 전하 감지기는 이온 빔에 의한 증착으로부터 자유롭게 되어 이온 빔 증착으로 인한 노이즈 증가를 방지할 수 있다. 따라서, 신호/노이즈 비가 향상되어 이온 주입의 신뢰성이 확보되는 효과가 있다.
Abstract:
본 발명은 고밀도 플라즈마 화학 기상 증착 장치에 관한 것으로, 상기 장치는 적어도 두개의 혼합된 소스가스들을 분사하는 노즐들을 가진다. 각각의 상기 노즐은 하나의 통공이 형성되며 가스공급부로부터 소스가스들을 공급받는 단일부와 상기 단일부로부터 연장되며 하나 또는 복수의 통공들이 형성된 복합부를 가진다.
Abstract:
PURPOSE: A method for manufacturing an interconnection using a hydrogen silsesquioxane(HSQ) layer as an interlayer dielectric is provided to simplify a process for forming the interconnection, by performing a plasma treatment regarding the HSQ layer so that the HSQ layer is not damaged in a photolithography process to directly pattern the HSQ layer. CONSTITUTION: A low dielectric layer is formed on a semiconductor substrate(10). A plasma treatment process is performed regarding the entire surface of the low dielectric layer. The plasma-treated low dielectric layer is patterned to form an opening exposing a predetermined region of the semiconductor substrate. A conductive layer filling the opening is formed on the entire surface of the semiconductor substrate.
Abstract:
PURPOSE: A method for forming a contact hole is to improve the profile of the contact hole by preventing the bow of a contact hole sidewall which is formed on an interlayer dielectric. CONSTITUTION: An interlayer dielectric(42) is formed on a semiconductor substrate(40). The interlayer dielectric consists of the first to third insulating layers(44,46,48). A photoresist pattern is formed to expose a predetermined region of the third insulting layer. The interlayer dielectric is etched by using the photoresist pattern as an etching mask, so that the semiconductor substrate is exposed. The first contact hole is formed on the interlayer dielectric to expose the semiconductor substrate. The bow formed on the sidewall of the first contact hole is formed on the second insulating layer. The second contact hole(h2) having the good profile is formed on the interlayer dielectric by removing the bow formed on the sidewall of the first contact hole. Through a wet etching process. A conductive layer(52) is formed on the interlayer dielectric to bury in the second contact hole.
Abstract:
다중층 마스크 패턴을 이용한 반도체 소자의 콘택홀 형성방법을 개시한다. 본 발명은, 메모리 셀 영역의 비트라인 콘택홀, 주변 영역의 활성영역 콘택홀 및 주변영역의 게이트 콘택홀을 동시에 형성하는 방법에 있어서, 콘택홀이 형성될 층간 절연막상에 하부 포토레지스트 패턴, 게이트 위에 형성된 절연막에 대하여 식각 선택비가 1:10 이하인 층간 마스크 패턴 및 상부 포토레지스트 패턴으로 구성된 다중층 마스크 패턴을 형성하는 단계와, 다중층 마스크 패턴을 식각 마스크로 사용하여 게이트 콘택홀, 비트라인 콘택홀 및 활성영역 콘택홀을 동시에 형성하는 단계를 구비한다. 본 발명에 의해, 다중층 마스크 패턴을 이용하여 한번의 사진식각 공정으로 여러 가지 막, 예컨대 질화막, 산화막 및 실리콘막 내에 콘택홀을 동시에 형성함으로써, 공정마진을 증가시킬 수 있고 비용을 절감시킬 수 있다.