公开(公告)号：KR1020120101838A

公开(公告)日：2012-09-17

申请号：KR1020110019890

申请日：2011-03-07

Applicant: 삼성전자주식회사

Inventor： 손종필 ,  박철우 ,  전영현 ,  황홍선 ,  유학수

IPC: G11C7/18 ,  G11C7/12 ,  G11C11/4097

CPC classification number: G11C11/419 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097

Abstract: PURPOSE: A semiconductor memory device including a hierarchical bit line structure is provided to reduce a coupling effect between adjacent global lines by dividedly driving odd global bit lines and even global bit lines. CONSTITUTION: A bit line(BL0) is connected to a memory cell(MC). A sense amplifier(20,40) drives a voltage level of a global bit line in response to a voltage level of the bit line. The sense amplifier transmits complementary data of the data stored in the memory cell to the global bit line and stores the complementary data of the global bit line in the memory cell again when the memory cell is activated.

Abstract translation: 目的：提供包括分级位线结构的半导体存储器件，以通过分开驱动奇数全局位线和甚至全局位线来减少相邻全局线之间的耦合效应。 构成：位线（BL0）连接到存储单元（MC）。 读出放大器（20,40）响应于位线的电压电平驱动全局位线的电压电平。 读出放大器将存储在存储器单元中的数据的互补数据传输到全局位线，并且当存储单元被激活时，再次将全局位线的互补数据存储在存储单元中。

公开(公告)号：KR1020120040974A

公开(公告)日：2012-04-30

申请号：KR1020100102515

申请日：2010-10-20

Applicant: 삼성전자주식회사

Inventor： 박철우 ,  전영현 ,  최주선 ,  황홍선

IPC: G11C11/406 ,  G11C29/00

CPC classification number: G11C29/808 ,  G06F2213/0038 ,  G11C11/40618 ,  G11C11/40622 ,  G11C11/40626 ,  G11C2211/4062 ,  G06F13/1668 ,  G11C11/406

Abstract: PURPOSE: A semiconductor device, a memory module including the same, a memory system, and an operating method thereof are provided to improve performance of a memory by adopting various operation methods corresponding to a finite data retention property of a DRAM and integrally managing the DRAM. CONSTITUTION: A memory module includes a module board, one or more memory chips(1200_1 to 1200_n), and a memory management chip(1100). The memory chip is mounted on the module board and includes a memory cell array with a plurality of areas. A memory management chip is mounted on the module board and includes a meta data storage unit and a refresh management unit. The meta data storage unit stores meta data about a plurality of areas of the memory cell array of a first semiconductor chip. A refresh managing unit generates a refresh address by referring to the first information to selectively perform a refresh operation about a plurality of pages.

Abstract translation: 目的：提供半导体器件，包括其的存储器模块，存储器系统及其操作方法，以通过采用与DRAM的有限数据保持特性相对应的各种操作方法来提高存储器的性能，并且一体地管理DRAM 。 构成：存储器模块包括模块板，一个或多个存储器芯片（1200_1至1200_n）以及存储器管理芯片（1100）。 存储芯片安装在模块板上，并且包括具有多个区域的存储单元阵列。 存储器管理芯片安装在模块板上，并且包括元数据存储单元和刷新管理单元。 元数据存储单元存储关于第一半导体芯片的存储单元阵列的多个区域的元数据。 刷新管理单元通过参考第一信息生成刷新地址，以选择性地执行关于多个页面的刷新操作。

公开(公告)号：KR1020110135299A

公开(公告)日：2011-12-16

申请号：KR1020100055116

申请日：2010-06-10

Applicant: 삼성전자주식회사

Inventor： 유학수 ,  황홍선 ,  오관영 ,  백인규 ,  권진형

IPC: G11C5/02 ,  G11C7/10

CPC classification number: G11C5/063

Abstract: PURPOSE: A 3D semiconductor memory device is provided to obtain an optimized structure by differently setting access time of a storage area and/or the size of the storage area included in an array according to each array. CONSTITUTION: A first storage layer(LAY1) and a second storage layer(LAY2) comprise one or more arrays. A control layer(LAY0) controls an access to the first storage layer and the second storage layer to write or read data in an array included in the first storage layer and the second storage layer in response to a control signal. The memory capacity of the array included in the first storage layer is different from the memory capacity of the array included in the second storage layer.

Abstract translation: 目的：提供3D半导体存储器件，以通过根据每个阵列不同地设置存储区域的存取时间和/或包括在阵列中的存储区域的大小来获得优化的结构。 构成：第一存储层（LAY1）和第二存储层（LAY2）包括一个或多个阵列。 控制层（LAY0）响应于控制信号控制对第一存储层和第二存储层的访问以写入或读取包括在第一存储层和第二存储层中的阵列中的数据。 包括在第一存储层中的阵列的存储器容量不同于包括在第二存储层中的阵列的存储器容量。

公开(公告)号：KR1020110135298A

公开(公告)日：2011-12-16

申请号：KR1020100055115

申请日：2010-06-10

Applicant: 삼성전자주식회사

Inventor： 유학수 ,  백인규 ,  황홍선 ,  문영국

IPC: G11C16/30 ,  G11C5/14

CPC classification number: G11C5/063 ,  G11C5/025

Abstract: PURPOSE: A semiconductor memory device is provided to improve power integrity by including a power plane which surrounds a plurality of layers or between a plurality of layers. CONSTITUTION: A plurality of layers(LAY0 to LAYn) respectively include memory cell arrays. A power plane(PP) supplies power to a plurality of layers. An area to which a power voltage is applied is adjacent to an area to which a ground voltage is applied. The power plane decouples a power noise from the layers or to the layers by forming a decoupling capacitor(DCAP) between the power voltage applied area and the ground voltage applied area.

Abstract translation: 目的：提供半导体存储器件以通过包括围绕多层或多层之间的功率平面来提高功率完整性。 构成：多层（LAY0〜LAYn）分别包括存储单元阵列。 电力平面（PP）为多层供电。 施加电源电压的区域与施加接地电压的区域相邻。 电源层通过在电源电压施加区域和接地电压施加区域之间形成去耦电容器（DCAP）来将电力噪声与层或层分离。

公开(公告)号：KR1020070049266A

公开(公告)日：2007-05-11

申请号：KR1020050106247

申请日：2005-11-08

Applicant: 삼성전자주식회사

Inventor： 황홍선

IPC: G11C29/00 ,  G11C11/4097

CPC classification number: G11C29/24 ,  G11C7/1078 ,  G11C7/1096 ,  G11C7/18 ,  G11C11/401 ,  G11C11/4096 ,  G11C11/4097 ,  G11C2029/1204 ,  G11C11/4091

Abstract: A memory core and method thereof are provided. The example memory core may include an edge sub-array including a plurality of word lines, a plurality of bit lines, and a plurality of dummy bit lines, a sense amplifier circuit configured to amplify voltages of the plurality of dummy bit lines and a switching circuit configured to transfer at least one input data through the plurality of dummy bit lines, in response to at least one column select signal. The example method may include generating test input data in response to a test enable signal and a write signal, transferring the test input data to a plurality of dummy bit lines, in response to at least one column select signal and amplifying the test input data transferred to the plurality of dummy bit lines.

公开(公告)号：KR100564562B1

公开(公告)日：2006-03-29

申请号：KR1020000002487

申请日：2000-01-19

Applicant: 삼성전자주식회사

Inventor： 문병모 ,  문병식 ,  황홍선

IPC: G11C7/04

Abstract: 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버가 개시된다. 본 발명은 오픈 드레인 방식의 출력단을 구동하는 출력 드라이버에 있어서, 클럭 신호 및 지연 클럭 신호에 각각 응답하여 데이터를 수신하는 제1 및 제2 데이터 입력부와, 제1 및 제2 데이터 입력부의 출력에 의하여 각각 구동되는 제1 및 제2 프리-드라이버와, 제1 데이터 입력부의 출력 및 제1 내지 제3 제어 신호들에 응답하여 제1 프리-드라이버의 출력 레벨을 풀 스윙시키는 제1 보조 드라이버와, 제2 데이터 입력부의 출력 및 제1 내지 제3 제어 신호들에 응답하여 제2 프리-드라이버의 출력 레벨을 풀 스윙시키는 제2 보조 드라이버와, 제1 프리-드라이버 및 제1 보조 드라이버의 출력에 제어되며 출력 패드에 연결되는 오픈 드레인 방식의 제1 풀다운 트랜지스터와, 제2 프리-드라이버 및 제2 보조 드라이버의 출력에 제어되며 출력 패드에 연결되는 오픈 드레인 방식의 제2 풀다운 트랜지스터를 구비한다.

公开(公告)号：KR100557712B1

公开(公告)日：2006-03-07

申请号：KR1020040091221

申请日：2004-11-10

Applicant: 삼성전자주식회사

Inventor： 정창영 ,  황홍선

IPC: G11C29/00

Abstract: 반도체 메모리 장치의 리페어 방법은 오픈 비트 라인 구조로 이루어진 반도체 메모리 장치의 하나의 셀 어레이 블록으로부터 3개의 워드라인을 함께 활성화시킬 경우, 상기 3개의 워드라인 중 하나에 결합된 불량 메모리 셀을 대체하는 리던던시 셀을 선택한다. 상기 불량 메모리 셀에 연결된 워드 라인의 인에이블 여부를 결정하고, 상기 불량 메모리 셀에 연결된 센스 앰프를 디스에이블 시킨다. 상기 리던던시 셀로의 대체로 인해 중복 선택되는 비트라인에 상응하는 메모리 셀의 워드 라인의 인에이블 여부를 결정한다. 상기 중복 선택되는 비트라인에 상응하는 메모리 셀의 센스 앰프를 디스에이블시킨다. 상기 리던던시 셀을 인에이블 시킨다. 오픈 비트 라인 센스 앰프 구조를 가지는 반도체 메모리 장치의 에지 서브 블록 또는 더미 서브 블록에 불량이 발생된 경우 메인 서브 블록에서 불량 발생한 경우의 리페어 처리 효율과 동일한 효율을 가지고 반도체 메모리 장치의 리페어 처리를 수행할 수 있다.

Abstract translation: 一种用于半导体存储器装置维修方法中，当以三条字线由具有开放位线结构的半导体存储器件的单元阵列块中的一个激活一起，冗余，以取代连接到三个字线之一有缺陷的存储器单元 选择单元格。 确定是否启用连接到有缺陷存储单元的字线，并禁用连接到有缺陷存储单元的读出放大器。 确定与由冗余单元的替换而被冗余选择的位线对应的存储单元的字线是否被使能。 并且禁用与冗余选择的位线对应的存储单元的读出放大器。 从而启用冗余单元。 如果在边缘子块或半导体存储装置的具有开放式位线读出放大器结构的虚设子块中的缺陷以相同的效率和在故障在主子块中的事件修复过程效率发生来执行半导体存储器件的维修过程中 可以。

公开(公告)号：KR100245555B1

公开(公告)日：2000-02-15

申请号：KR1019970013326

申请日：1997-04-10

Applicant: 삼성전자주식회사

Inventor： 정광영 ,  황홍선

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치 및 그것의 내부 전원 전압 공급 회로에 관한 것으로서, 데이터를 저장하기 위한 메모리와; 상기 메모리에 저장된 데이터를 독출하거나 상기 메모리로 소정의 데이터를 기입하기 위한 주변 회로와; 동작 모드시 외부 전원 전압을 내부 전원 전압으로 변환하여 상기 메모리 및 상기 주변 회로로 공급하기 위한 전원 공급부들로 이루어져 있는 전원 전압 공급 회로와; 상기 전원 공급부들은 동작 모드시 활성화되는 제 1 전원 공급부들과 동작 모드를 알리는 로우 어드레스 스트로브 신호가 활성화되고 상기 메모리로부터 데이터를 독출할 때 발생되는 감지 신호가 활성화될 때까지만 동작하는 제 2 전원 공급부들로 나눠져 구성되어 있다. 그리고, 상기 제 2 전원 공급부들은, 소정의 제 1 제어 신호에 응답하여 외부로부터 인가되는 기준 전압과 상기 내부 공급 전압을 비교하여 비교 신호를 출력하는 비교 회로와; 상기 비교 신호에 응답하여 상기 외부 공급 전압으로부터 상기 출력 노드로 소정의 전류를 공급하는 구동부와; 동작 모드시 데이터 센싱을 알리는 감지 신호와 소정의 외부 신호에 응답하여 제 2 제어 신호를 출력하는 제 1 제어 회로와; 상기 제 2 제어 신호와 상기 로우 어드레스 스트로브 신호에 동기된 활성화 신호에 응답하여 상기 제 1 제어 신호를 출력하는 제 2 제어 회로로 이루어져 있다.

公开(公告)号：KR100170514B1

公开(公告)日：1999-03-30

申请号：KR1019950042799

申请日：1995-11-22

Applicant: 삼성전자주식회사

Inventor： 최종현 ,  황홍선

IPC: G11C5/14 ,  G11C11/407

CPC classification number: G11C5/143

Abstract: 내부 전원 전압 IVcc과, Vss 및, IVcc보다 더 높은 레벨로 승압된 전압 Vpp를 사용하고, 웰 바이어스 전압으로서 Vpp가 제공되고, IVcc가 제공되는 소오스를 갖는 PMOS 트랜지스터를 적어도 하나 이상 구비하고 있는 반도체 메모리 장치에 있어서, 파워 업 초기에 내부 전원 전압 IVcc의 레벨이 승압 전압 Vpp의 레벨보다 높게 설정됨으로 인해, IVcc가 인가되는 소오스와 Vpp가 인가되는 웰 바이어스 노드 105를 갖는 PMOS 트랜지스터 MP1이 '래치 업'되는 것을 방지하기 위해서, 본 발명에 따른 반도체 메모리 장치는 트랜지스터 MP1의 소오스에 연결되는 NMOS 트랜지스터 MN3를 포함하고 있다.

公开(公告)号：KR100164812B1

公开(公告)日：1999-02-01

申请号：KR1019950053534

申请日：1995-12-21

Applicant: 삼성전자주식회사

Inventor： 송호성 ,  황홍선

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리 장치의 모드 설정 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 모드로 생산한 뒤 간단한 작업에 의해 여러가지 모드로 전환이 가능한 반도체 메모리 장치의 모드 설정 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
본 발명은 기능이 각각 다른 다수개의 동작 모드를 가지는 반도체 메모리 장치의 모드 설정 회로에 있어서, 외부전원전압을 소정의 전압과 비교,감지하여 감지 제어신호를 출력하기 위한 외부전원전압 감지기와, 하나 이상의 마스터 클럭들의 조합으로 소정의 지연과 래치를 통하여 타이밍 제어신호를 일정시간 후 인에이블시켜 출력하기 위한 타이밍 발생기와, 일측이 상기 외부전원전압에 접속되어 상기 외부전원전압 감지기의 출력신호와 상기 타이밍 발생기의 출력신호를 논리조합하여 초기상태의 동작모드를 제어하여 소정의 상기 동작 모드를 설정하여 상기 초기상태와 다른 동작 모드로 전환시키기 위한 모드선택기를 구비한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.