公开(公告)号：KR100791329B1

公开(公告)日：2008-01-03

申请号：KR1020060091464

申请日：2006-09-20

Applicant: 삼성전자주식회사 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 선민철 ,  테,영웨이

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823412 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/7847

Abstract: 본 발명은 집적회로 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 본 발명에 의한 집적회로 전계효과 트랜지스터는 기판과, 상기 기판 안에 활성영역을 정의하는 상기 기판 내의 격리영역과, 상기 활성영역 내의 분리된 소스/드레인 영역과, 상기 분리된 소스/드레인 영역 사이의 상기 활성영역 내의 상기 채널영역과, 상기 채널영역 상의 절연 게이트 및 상기 격리영역으로부터 떨어진 곳과 비교하여 격리영역에 인접한 채널영역 내에 상이한 기계적 응력을 발생하는 상이한 기계적 응력발생 영역을 포함한다. 상이한 기계적 응력발생 영역은 패턴된 응력조절 필름, 패턴된 응력변환 임플란트 및/또는 패턴된 실리사이드 필름을 이용하여 형성될 수 있으며, 원치 않은 모서리 효과를 줄일 수 있다. 그 제조 방법 또한 제공된다.
전계효과 트랜지스터, 응력발생, 모서리효과, 격리영역, 채널영역

公开(公告)号：KR100714474B1

公开(公告)日：2007-05-07

申请号：KR1020050115831

申请日：2005-11-30

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  인피니언 테크놀로지스 노쓰 아메리카 코포레이션

Inventor： 선민철 ,  구자흠 ,  그리니브라이언제이 ,  엘러먼프레드 ,  루오쯔지옹 ,  노어플러로먼

IPC: H01L21/66

CPC classification number: G01R31/2884 ,  H01L22/34

Abstract: 테스트의 신뢰성이 향상된 반도체 소자의 테스트 구조를 제공한다. 반도체 소자의 테스트 구조는 전기적으로 분리되어 형성되어 있으며 실리사이드화된 제 1 및 제 2 정션 영역이 각각 형성되어 있는 제 1 및 제 2 액티브 영역, 제 1 및 제 2 정션 영역의 하부에 존재하고 제 1 및 제 2 정션 영역과 다른 도전형의 반도체 기판 또는 웰, 및 제 1 및 제 2 액티브 영역 각각에 전기적인 신호 인가 및 검출이 가능하며, 배선층 하부 레벨 또는 반도체 기판과 동일 레벨의 제 1 및 제 2 패드를 포함한다.
실리사이드 스파이크, 정션 누설 전류, 테스트, 금속 배선 공정

公开(公告)号：KR100653689B1

公开(公告)日：2006-12-04

申请号：KR1020040042354

申请日：2004-06-09

Applicant: 삼성전자주식회사

Inventor： 노관종 ,  선민철 ,  구자흠 ,  정석우 ,  김민주 ,  한성기

IPC: H01L21/24

CPC classification number: H01L21/28052 ,  H01L21/28518 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66545

Abstract: 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법이 제공된다. 상기 샐리사이드 공정은 실리콘을 함유하는 반도체기판 상에 니켈막을 형성하는 것을 포함한다. 상기 니켈막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 니켈 합금막을 형성한다. 상기 니켈막 및 니켈 합금막을 갖는 반도체기판을 열처리하여 니켈 합금 실리사이드막을 형성한다. 일실시예에서, 상기 니켈 합금막은 니켈 탄탈륨 합금막일 수 있다. 이 경우에, 개선된 열적 안정성 및 전기적 특성을 갖는 니켈 탄탈륨 실리사이드막을 형성할 수 있다.
실리사이드, 니켈, 탄탈륨, 샐리사이드, 이중금속층

公开(公告)号：KR1020060092998A

公开(公告)日：2006-08-23

申请号：KR1020050115831

申请日：2005-11-30

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  인피니언 테크놀로지스 노쓰 아메리카 코포레이션

Inventor： 선민철 ,  구자흠 ,  그리니브라이언제이 ,  엘러먼프레드 ,  루오쯔지옹 ,  노어플러로먼

IPC: H01L21/66

CPC classification number: G01R31/2884 ,  H01L22/34

Abstract: 테스트의 신뢰성이 향상된 반도체 소자의 테스트 구조를 제공한다. 반도체 소자의 테스트 구조는 전기적으로 분리되어 형성되어 있으며 실리사이드화된 제 1 및 제 2 정션 영역이 각각 형성되어 있는 제 1 및 제 2 액티브 영역, 제 1 및 제 2 정션 영역의 하부에 존재하고 제 1 및 제 2 정션 영역과 다른 도전형의 반도체 기판 또는 웰, 및 제 1 및 제 2 액티브 영역 각각에 전기적인 신호 인가 및 검출이 가능하며, 배선층 하부 레벨 또는 반도체 기판과 동일 레벨의 제 1 및 제 2 패드를 포함한다.
실리사이드 스파이크, 정션 누설 전류, 테스트, 금속 배선 공정

公开(公告)号：KR100486248B1

公开(公告)日：2005-05-03

申请号：KR1020020039834

申请日：2002-07-09

Applicant: 삼성전자주식회사

Inventor： 구자흠 ,  이창원 ,  허성준 ,  선민철 ,  윤선필

IPC: H01L21/336

CPC classification number: H01L27/11521 ,  H01L21/02164 ,  H01L21/02211 ,  H01L21/02271 ,  H01L21/02362 ,  H01L21/31612 ,  H01L27/115

Abstract: 반응챔버내에 실리콘 코팅의 발생을 방지하여 파티클의 발생을 억제하고 금속 실리사이드화를 방지하는 동시에 금속층의 산화를 방지할 수 있는 실리콘옥사이드층을 포함한 반도체소자의 제조방법이 개시된다.
그 제조방법은, 반도체기판을 증착공정이 수행될 수 있는 반응챔버내로 로딩하는 단계, 상기 반응챔버내에 저온에서 분해가 가능한 질소 원소를 포함하는 질소 분위기가스를 투입하여 상기 반응챔버내를 질소 분위기로 형성하는 단계 및 상기 반응챔버내에 실리콘 소오스가스 및 산소 소오스가스를 투입하여 상기 반도체기판상에 실리콘옥사이드층을 증착하는 단계를 포함하며, 반도체기판상에는 도전층 패턴 예를 들어, 게이트라인 패턴이 형성되며, 게이트 라인 패턴의 측벽에 실리콘옥사이드층/실리콘나이트라이드층의 이중 스페이서를 형성하는 방법이 개시된다.

公开(公告)号：KR1020040090181A

公开(公告)日：2004-10-22

申请号：KR1020030024126

申请日：2003-04-16

Applicant: 삼성전자주식회사

Inventor： 정석우 ,  선민철 ,  윤선필 ,  김민주 ,  노관종 ,  구자흠

IPC: H01L21/24

Abstract: PURPOSE: A nickel salicide process and a method for fabricating a MOS transistor using the same are provided to stabilize an electrical characteristic of the MOS transistor by performing an annealing process for a semiconductor substrate having a silicidation blocking layer before a nickel silicide process. CONSTITUTION: An impurity layer is formed on an upper surface of a semiconductor substrate by implanting impurity ions into a predetermined region of the semiconductor substrate. A silicidation blocking layer pattern is formed on the upper surface of the semiconductor substrate in order to expose the impurity layer(11). The impurities of the impurity layer are activated by performing a post-annealing process for the semiconductor substrate including the silicidation blocking layer pattern(13). A nickel silicide layer is selectively formed on a surface of the impurity layer(15).

Abstract translation: 目的：提供镍硅化物工艺和使用其的MOS晶体管的制造方法，以通过对在硅化镍工艺之前具有硅化阻挡层的半导体衬底进行退火处理来稳定MOS晶体管的电特性。 构成：通过将杂质离子注入到半导体衬底的预定区域中，在半导体衬底的上表面上形成杂质层。 为了露出杂质层（11），在半导体衬底的上表面上形成硅化阻挡层图案。 通过对包括硅化阻挡层图案（13）的半导体衬底进行后退火处理来激活杂质层的杂质。 在杂质层（15）的表面上选择性地形成硅化镍层。

公开(公告)号：KR100425478B1

公开(公告)日：2004-03-30

申请号：KR1020020018618

申请日：2002-04-04

Applicant: 삼성전자주식회사

Inventor： 이창원 ,  최시영 ,  구자흠 ,  허성준 ,  윤선필 ,  김성만 ,  선민철

IPC: H01L21/8242

CPC classification number: H01L29/6656 ,  H01L21/28044 ,  H01L29/4941

Abstract: A method of manufacturing a semiconductor device having a metal conducting layer is provided. A metal conducting layer pattern having the metal conducting layer is formed on a semiconductor substrate. A portion of the metal conducting layer is partially exposed on the semiconductor substrate. The semiconductor substrate having the metal conducting layer pattern is loaded into a reaction chamber. A first silicon source gas is flowed into the reaction chamber. A silicon oxide layer is formed on the semiconductor substrate having the metal conducting layer pattern by supplying a second silicon source gas and an oxygen source gas into the reaction chamber.

Abstract translation: 提供了一种制造具有金属导电层的半导体器件的方法。 具有金属导电层的金属导电层图案形成在半导体衬底上。 部分金属导电层部分地暴露在半导体衬底上。 将具有金属导电层图案的半导体衬底装载到反应室中。 第一硅源气体流入反应室。 通过将第二硅源气体和氧源气体供应到反应室中，在具有金属导电层图案的半导体衬底上形成氧化硅层。

公开(公告)号：KR1020090067543A

公开(公告)日：2009-06-25

申请号：KR1020070135234

申请日：2007-12-21

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  김진우 ,  정형석

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L23/5256 ,  H01L21/823443 ,  H01L21/82345 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/0617 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device and a manufacturing method thereof are provided to enhance electrical performance thereof by using a metal gate electrode. A gate dielectric layer(110) is formed on a semiconductor substrate(100). A first metal layer is formed on the gate dielectric layer. The first metal layer is removed from a second device region and a fuse region. A first metal layer pattern(122a) is formed on the first device region. A second metal layer is formed on the semiconductor substrate including the first metal layer pattern. The second metal layer is removed from the first device region and the fuse region. A second metal layer pattern(124b) is formed on the second device region. A low resistance layer is formed on the semiconductor substrate including the gate dielectric layer. A gate electrode structure(120a,120b) and a fuse pattern(126c) are formed by patterning the low resistance layer.

Abstract translation: 提供半导体器件及其制造方法，以通过使用金属栅极电极来提高其电性能。 栅电介质层（110）形成在半导体衬底（100）上。 第一金属层形成在栅介质层上。 从第二器件区域和熔丝区域去除第一金属层。 在第一器件区域上形成第一金属层图案（122a）。 在包括第一金属层图案的半导体衬底上形成第二金属层。 从第一器件区域和熔丝区域去除第二金属层。 第二金属层图案（124b）形成在第二器件区域上。 在包括栅极介电层的半导体衬底上形成低电阻层。 通过对低电阻层进行构图来形成栅电极结构（120a，120b）和熔丝图案（126c）。

公开(公告)号：KR1020090007522A

公开(公告)日：2009-01-19

申请号：KR1020080006771

申请日：2008-01-22

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 이경우 ,  구자흠 ,  김전중 ,  선민철 ,  양종호 ,  장종광 ,  다이어,토마스어.

IPC: H01L29/78

CPC classification number: H01L21/31144 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/6656

Abstract: A semiconductor device manufacturing method is provided to remove a side space from a gate structure by using two spacer insulating layers each having different etching selection ratio, thereby preventing combination mechanism of a metal silicide structure. A conformal insulating layer(130') is formed on an active silicon region and a gate structure (111,121). While a part of the conformal insulating layer formed in a top surface and an upper sidewall of the gate structure is exposed, an etching mask of organic material covering a part of the conformal insulating layer formed on the active silicon region is formed. By using the etching mask of the organic material, the exposed part of the conformal insulating layer is etched. The surface of the active silicon region and the sidewall surface of the gate electrode are protected from etching damage while etching a second spacer insulating layer. Through an etching process where an etching selection ratio of material forming the second spacer insulating layer is bigger than an etching selection ratio of material forming the conformal insulating layer and a first spacer insulating layer(14), a second side wall spacer insulating layer of the first and second side wall spacers is removed. The first spacer insulating layer is comprised of oxide. The second spacer insulating layer is comprised of nitride.

Abstract translation: 提供半导体器件制造方法，通过使用具有不同蚀刻选择比的两个间隔绝缘层从栅极结构去除侧面空间，从而防止金属硅化物结构的组合机制。 在活性硅区域和栅极结构（111,121）上形成保形绝缘层（130'）。 虽然形成在栅极结构的顶表面和上侧壁中的保形绝缘层的一部分被暴露，但是形成覆盖形成在有源硅区上的共形绝缘层的一部分的有机材料的蚀刻掩模。 通过使用有机材料的蚀刻掩模，蚀刻保形绝缘层的暴露部分。 在蚀刻第二间隔绝缘层的同时，保护活性硅区域的表面和栅电极的侧壁表面免受蚀刻损伤。 通过蚀刻工艺，其中形成第二间隔绝缘层的材料的蚀刻选择比大于形成保形绝缘层的材料的蚀刻选择比和第一间隔绝缘层（14），第二侧壁间隔绝缘层 去除第一和第二侧壁间隔物。 第一间隔绝缘层由氧化物构成。 第二间隔绝缘层由氮化物构成。

公开(公告)号：KR1020080089146A

公开(公告)日：2008-10-06

申请号：KR1020080004030

申请日：2008-01-14

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  인피니언 테크놀로지스 노쓰 아메리카 코포레이션

Inventor： 선민철 ,  패터슨,올리버디. ,  맨,랜디더블유. ,  잔센,스캇

IPC: H01L21/66

CPC classification number: H01L22/32

Abstract: A semiconductor integrated test structure for an electron beam inspection of a semiconductor wafer is provided to reduce an inspection time and an inspection cost by inspecting a voltage contrast with a single energy electron beam scan. An integrated device array is formed on a substrate. A part of the integrated device array includes a test structure region(20). The test structure region includes first and second active regions(21,22), a conductive pattern(27), an insulating layer(28), and one or more contact plugs(23,24,25,26). The first and second active regions are adjacent to each other. The first active region includes a p-doped diffusion region formed in an n-well. The second active region includes an n-doped diffusion region formed in a p-well. The conductive pattern is formed on the first and second active regions to be connected to the p-doped diffusion region and the n-doped diffusion region, electrically. The insulating layer is formed on the conductive pattern. The contact plugs are formed in the insulating layer and contact to the conductive pattern.

Abstract translation: 提供了一种用于半导体晶片的电子束检查的半导体集成测试结构，通过用单个能量电子束扫描来检查电压对比度来减少检查时间和检查成本。 在基板上形成集成器件阵列。 集成器件阵列的一部分包括测试结构区域（20）。 测试结构区域包括第一和第二有源区（21,22），导电图案（27），绝缘层（28）和一个或多个接触塞（23,24,25,26）。 第一和第二有源区彼此相邻。 第一有源区包括形成在n阱中的p掺杂扩散区。 第二有源区包括形成在p阱中的n掺杂扩散区。 导电图案形成在第一和第二有源区上，以电连接到p掺杂扩散区和n掺杂扩散区。 绝缘层形成在导电图案上。 接触插塞形成在绝缘层中并与导电图案接触。