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公开(公告)号：KR1020160038160A
公开(公告)日：2016-04-07
申请号：KR1020140130236
申请日：2014-09-29
Applicant: 삼성전자주식회사
CPC classification number: G11C16/24 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/32 , G11C16/3459 , G11C2207/005
Abstract: 본발명에따른제 1 및제 2 비트라인에각각연결되는제 1 및제 2 페이지버퍼를포함하는불 휘발성메모리장치의동작방법은: 상기제 1 페이지버퍼의제 1 래치에저장된데이터에따라상기제 1 페이지버퍼의제 1 및제 2 래치노드를제 1 레벨로바이어스하는단계; 상기제 1 래치노드와인접한, 상기제 2 페이지버퍼의센싱노드를프리차지하는단계; 그리고상기센싱노드를프리차지하는동안상기제 1 래치에저장된데이터를상기제 1 페이지버퍼의제 2 래치로덤핑하는단계를포함하되, 상기센싱노드의프리차지동작이완료된후에도, 상기제 1 래치노드는상기제 1 레벨로유지되도록제어된다.
Abstract translation: 本发明的目的是提供一种能够减少位线的预充电时间的非易失性存储装置及其操作方法。 非易失性存储器件包括分别连接到第一和第二位线的第一和第二页缓冲器。 根据本发明，非易失性存储器件的操作方法包括以下步骤：响应于存储在第一页缓冲器的第一锁存器中的数据，将第一页缓冲器的第一和第二锁存节点偏置到第一电平; 对与第一锁存节点相邻的第二页缓冲器的感测节点进行预充电; 以及将所述第一锁存器中存储的数据转储到所述第一页缓冲器的第二锁存器，同时对所述感测节点进行预充电。 在完成感测节点的预充电操作之后，第一锁存节点被控制为保持在第一电平。
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公开(公告)号：KR1020150108620A
公开(公告)日：2015-09-30
申请号：KR1020140031629
申请日：2014-03-18
Applicant: 삼성전자주식회사 , 성균관대학교산학협력단
IPC: F25B21/00
CPC classification number: F25B21/00 , F25B2321/0022 , H01F1/012 , Y02B30/66
Abstract: 자기열 재료의 자기열 효과를 이용한 자기 재생기 유닛과 이를 갖는 자기 냉각 시스템을 제안한다.
자기장의 변화와 열교환 유체의 흐름이 동일하게 변화하고 열교환 유체가 균일하게 흐를 수 있는 원형의 자기 재생기 구조를 가지면서 자기 재생기의 비투자율과 유사한 비투자율을 갖는 자성밴드를 구성하여 회전자의 토크가 감소시키면서 자속 발생장치의 높은 운전 효율을 달성할 수 있게 된다. 또한 코깅 토크의 감소를 통해 구동 소모 전력도 줄일 수 있고, 값싼 철 분말을 사용하여 자성밴드를 제작할 수 있어서 적은 비용으로 제작이 가능한 이점이 있다.Abstract translation: 提供了一种使用磁性热材料的磁热效应的磁再生器单元和具有该磁性蓄冷器单元的磁性冷却系统。 热交换流体的磁场和流动的变化被均匀地改变。 实现磁通量产生装置的高操作效率，同时通过与磁性再生器的相对磁导率相似的相对磁导率的磁带减小转子的转矩。 此外，通过减少软木扭矩和磁回收器单元来减少消耗的驱动功率，并且通过使用便宜的铁粉制造磁带来以低成本制造具有磁存储器单元的磁性冷却系统。
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公开(公告)号：KR1020140025164A
公开(公告)日：2014-03-04
申请号：KR1020120091482
申请日：2012-08-21
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/08 , G11C16/24 , G11C16/26 , G11C16/3459
Abstract: The present invention relates to a nonvolatile memory device and a data processing method for the same. The nonvolatile memory device of the present invention comprises: a first memory cell group connected to a word line, and positioned within a first distance from a reference node; a second memory cell group connected to the word line, and positioned farther from the reference node than the first distance; a first bit line group connected to the first memory cell group; a second bit line group connected to the second memory cell group; and a control logic configured to supply pre-charge voltages of different levels to the first and second bit line groups in a read or verification read operation. The nonvolatile memory device and the data processing method of the present invention can reduce a program time by decreasing a program execution time and a number of program loops.
Abstract translation: 非易失性存储器件及其数据处理方法技术领域本发明涉及非易失性存储器件及其数据处理方法。 本发明的非易失性存储器件包括：第一存储单元组，连接到字线并位于与参考节点第一距离内; 连接到所述字线的第二存储单元组，并且定位成比所述第一距离远离所述参考节点; 连接到第一存储单元组的第一位线组; 连接到第二存储单元组的第二位线组; 以及控制逻辑，被配置为在读取或验证读取操作中向第一和第二位线组提供不同电平的预充电电压。 本发明的非易失性存储器件和数据处理方法可以通过减少程序执行时间和程序循环数来减少编程时间。
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公开(公告)号：KR1020130108905A
公开(公告)日：2013-10-07
申请号：KR1020120030744
申请日：2012-03-26
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C11/24 , G11C16/02 , G11C16/10 , G11C2216/14
Abstract: PURPOSE: A page buffer, a memory device including the same, and a driving method of the memory device improve the data storage performance of a storage node by minimizing the disturbance of a storage capacitor. CONSTITUTION: A static latch (S) stores data provided from the outside. A dynamic latch (DL1) receives the data stored in the static latch through a floating node. The dynamic latch includes a storage capacitor, a write transistor (WTR), and a read transistor (RTR). The write transistor writes the data of the floating node on the storage capacitor. The read transistor reads the data of the storage capacitor. The write transistor and the read transistor share the floating node.
Abstract translation: 目的：页面缓冲器，包括该缓冲器的存储器件，以及存储器件的驱动方法，通过最小化存储电容器的干扰来提高存储节点的数据存储性能。 构成：静态锁存器（S）存储从外部提供的数据。 动态锁存器（DL1）通过浮动节点接收存储在静态锁存器中的数据。 动态锁存器包括存储电容器，写晶体管（WTR）和读晶体管（RTR）。 写晶体管将浮动节点的数据写入存储电容器。 读取晶体管读取存储电容器的数据。 写晶体管和读晶体管共享浮动节点。
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Patent Agency Ranking
公开(公告)号：KR1020080051065A
公开(公告)日：2008-06-10
申请号：KR1020070123002
申请日：2007-11-29
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/2436 , H01L27/2463
Abstract: A flash memory and a driving method thereof are provided to remove interference of adjacent cells by easily depleting a body region of a memory cell formed on a semiconductor pin. A local bit line is connected with a bit line on a semiconductor substrate(110) of first conductive type. A local source line is connected with a common source line crossing the bit line. Plural memory cells are connected parallel with the local source line and the bit line. The local bit line and the local source line are vertically spaced apart from each other in the semiconductor substrate, and include a first doped layer(121) and a second doped layer(122). A first select transistor connects the bit line with the local bit line, and a second select transistor connects the common source line with the local source line. A drain select line(DSL) and a source select line(SSL) are connected to the first select transistor and the second select transistor, respectively. Plural word lines are connected to the memory cells.
Abstract translation: 提供闪速存储器及其驱动方法以通过容易地消耗形成在半导体引脚上的存储单元的体区来消除相邻单元的干扰。 局部位线与第一导电类型的半导体衬底（110）上的位线连接。 本地源极线与穿过位线的公共源极线连接。 多个存储单元与本地源极线和位线并联连接。 局部位线和局部源极线在半导体衬底中彼此垂直间隔开，并且包括第一掺杂层（121）和第二掺杂层（122）。 第一选择晶体管将位线与局部位线连接，第二选择晶体管将公共源极线与本地源极线连接。 漏极选择线（DSL）和源选择线（SSL）分别连接到第一选择晶体管和第二选择晶体管。 多个字线连接到存储单元。
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公开(公告)号：KR102248835B1
公开(公告)日：2021-05-10
申请号：KR1020140130236
申请日：2014-09-29
Applicant: 삼성전자주식회사
Abstract: 본발명에따른제 1 및제 2 비트라인에각각연결되는제 1 및제 2 페이지버퍼를포함하는불 휘발성메모리장치의동작방법은: 상기제 1 페이지버퍼의제 1 래치에저장된데이터에따라상기제 1 페이지버퍼의제 1 및제 2 래치노드를제 1 레벨로바이어스하는단계; 상기제 1 래치노드와인접한, 상기제 2 페이지버퍼의센싱노드를프리차지하는단계; 그리고상기센싱노드를프리차지하는동안상기제 1 래치에저장된데이터를상기제 1 페이지버퍼의제 2 래치로덤핑하는단계를포함하되, 상기센싱노드의프리차지동작이완료된후에도, 상기제 1 래치노드는상기제 1 레벨로유지되도록제어된다.
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公开(公告)号：KR102235492B1
公开(公告)日：2021-04-05
申请号：KR1020140110864
申请日：2014-08-25
Applicant: 삼성전자주식회사
Abstract: 본발명의실시예에따른복수의메모리셀들을프로그램하는불휘발성메모리장치의프로그램검증방법은복수의검증전압들을인가하는단계; 및상기복수의검증전압들중 하나의검증전압을기반으로상기복수의메모리셀들중 서로다른목표문턱전압산포범위들을각각갖는메모리셀들의프로그램완료여부를판별하는단계를포함한다.
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