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公开(公告)号：KR1019980050974A
公开(公告)日：1998-09-15
申请号：KR1019960069822
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H03H3/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
능동 180도 전력 분배기
2. 발명이 해결하고자 하는 기술적 과제
고주파 회로에서 각 회로는 임피던스 정합되어야하므로 고주파 증폭기는 출력 임피던스 정합회로(output impedance matching circuit)를 포함하여야하며 고주파 증폭기의 출력 임피던스 정합회로는 FET의 드레인 단자와 수동 180도 전력 분배기의 입력단자를 임피던스 정합하는 역할을 하기 위하여 사용해야하는 소자의 수가 많아지고 크기가 커진다는 단점을 갗는다.
3. 발명의 해결 방법의 요지
출력단자가 2개인 고주파 증폭기를 이용하여 크기가 같고 위상이 180도 틀린 두 개의 증폭된 마이크로웨이브 출력을 얻는, 즉, 전류소모가 적고 소형이며, 경제적이며, 위상차이가 180도인 두개의 출력신호의 이득(gain)을 얻을수 있도록 하였다.
4. 발명의 중요한 용도
전력 분배기-
公开(公告)号：KR1019970055424A
公开(公告)日：1997-07-31
申请号：KR1019950053690
申请日：1995-12-21
IPC: H03K17/00
Abstract: 본 발명은 휴대용 전자 기기의 전원을 온/오프(on/off)하기 위한 전원 스위치 회로에 관한 것으로, 한쪽 단자에는 제1전원이 연결되고 다른쪽 단자에는 병렬연결되어 있는 저항과 커패시터를 통하여 제2전원과 연결되는 제1스위치와; 상기 제1스위치의 한 단자에 연결된 제1전원이 자신의 드레인에 입력되는 제1트랜지스터와; 한쪽 단자에는 상기 제1전원이 통과하는 저항과 상기 제1트랜지스터의 게이트단 및 제2전원에 연결된 커패시터가 연결되고 다른쪽 단자에는 저항이 연결된 제2스위치와; 상기 제1트랜지스터의 소오스단에 연결되고, 그 입력이 상기 제1스위치의 한 단자로부터 입력되는 풀 업 트랜지스터와 풀 다운 트랜지스터로 구성된 제1인버터와; 상기 제1트랜지스터의 소오스단에 연결되고, 그 입력이 상기 제1인버터의 출력으로부터 입력되는 풀 업 트랜지스터와 풀 다운 트랜지스터로 구성된 제2인버터를 포함하여 구성되어, 온 스위치를 접속하는 겨우에는 구동하고자 하는 전자 기기에 전원이 공급되어 상기 온 스위치를 개방하여도 계속적으로 전자 기기에 전원을 차단하여 오프시 발생하던 누설전류에 의한 전력의 소모를 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019970048567A
公开(公告)日：1997-07-29
申请号：KR1019950047075
申请日：1995-12-06
Applicant: 한국전자통신연구원
IPC: G01R31/28
Abstract: 본 발명은 VLSI로 타이머 회로를 구현할 때 VLSI 외부에서 간단히 테스트 모드와 타이머 모드를 선택하도록 하여 짧은 시간에 테스트가 가능한 타이머 및 그 테스트 방법에 관한 것으로서, 그 특징은 기본 클럭을 발생시키는 기본 클럭 발생기를 구비하고 있는 테스트가 요이한 시간 선택형 타미머에 있어서, 테스트 모드와 타이머모드를 결정하는 결정 수단과, 테스트를 위해 기본 클럭을 선택하거나 타이머용의 긴 주기를 선택하는 선택수단과, 타이머용 클럭을 분주시키는 분주 수단 및 상기 타이머의 출력 신호를 출력하는 출력 수단을 포함하는데에 있으므로, 그 효과는 다단 클럭 분주기를 적절히 먹싱(Muxing)한 회로를 디코더로 선택함으로써 타이머 모드 시는 원하는 시간에 출력을 내주는 타이머 동작을 기대할 수 있고, 또한 테스트 모드 시는 상용 VLSI 테스트 장비로 테스트가 가능한 회로를 쉽게 구현할 수 있다는 데에 있다.
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公开(公告)号：KR1019960028603A
公开(公告)日：1996-07-22
申请号：KR1019940036355
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H04N17/04
Abstract: 본 발명은 TV고장진단기회로 중 디지틀 방식의 전압조정회로를 개시한다. 첫번째 롬(10)에서 테이타를 읽어 래치(20, 30)에 데이타를 저장하고 카운터(50)의 로드신호가 선택될 때 래치의 데이타를 카운터에서 받아들이고 카운터의 UP 또는 DOWN 신호에 따라 카운팅하여 출력을 비교기(60) 및 두번째 롬(70)으로 제공한다. 두번째 롬(70)의 어드레스로 입력된 카운터의 출력에 따라 롬(70)의 출력이 디지탈/아날로그 변환기(80)로 제공되어서 출력전압(OUT)이 얻어진다. 본 발명에 따르면 전압조정회로를 디지틀화할 수 있으므로 다른 디지탈 회로들과의 1칩화가 용이하다.
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公开(公告)号：KR1019960027847A
公开(公告)日：1996-07-22
申请号：KR1019940036375
申请日：1994-12-23
IPC: H04L25/08
Abstract: 본 발명은 종합정보 통신망용 반향제거 회로에 있어서 위상동기 회로의 위상보정시 발생하는 비트 오류를 방지하기 위한 위상보상 장치 및 방법에 관한 것이다.
본 발명은 위상 보정시 나타나는 반향신호의 변화에 대하여 반향제거회로가 수렴할 수 있는 속도로 반향 추정치를 보상해 주는 것을 특징으로 하여, 간단한 회로를 이용하여 비트 오류를 방지할 수 있는 효과가 있다.-
Patent Agency Ranking
公开(公告)号：KR1019950011063B1
公开(公告)日：1995-09-27
申请号：KR1019920026628
申请日：1992-12-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The device executes a multiple filter operation such as single multiplier and Nth integrators, and generates a data RAM, counting memory address, operation clock and adjustment signals for FIR filters and decimation filters. The device executes a mulitple filter function by generating the counted memory address, operation clock, adjustment signal. The device improves a filter performance, reduces a size, and solves a software programming problem of DSP processor. The device includes a clock generator and clock adjustment generator which is operated by an output of basic clock and main counter, a multiplexer and phase converter which is adjusted by input frequency, multi-filters, tap number, decimation ratio, a decoder, X and Y regisiters and single multiplier, a multi-integrator, and a data RAM.
Abstract translation: 该器件执行单次乘法器和第N个积分器等多重滤波操作，并生成数据RAM，计数存储器地址，操作时钟和FIR滤波器和抽取滤波器的调整信号。 该器件通过产生计数的存储器地址，操作时钟，调整信号来执行多重滤波器功能。 该器件提高了滤波器性能，减小了大小，并解决了DSP处理器的软件编程问题。 该装置包括由基本时钟和主计数器的输出，多路复用器和相位转换器操作的时钟发生器和时钟调整发生器，其通过输入频率，多滤波器，抽头数，抽取比，解码器X和 Y寄存器和单乘法器，多积分器和数据RAM。
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公开(公告)号：KR1019950005243B1
公开(公告)日：1995-05-22
申请号：KR1019920025399
申请日：1992-12-24
IPC: G06F12/02
Abstract: The method efficiently reduces the algorithm executing time by DSP usage. It employs a registers(10) which reduces the address, the 1st counter(50) which decreases the address by 1 step, the 2nd counter(60) which executes the command execution, a buffer(80) which saves the address, the 1st multiplexer(20) which gives the address to one of registers,a databus(90), the 2nd multiplexer(40) which gives the repeating information to the 1st counter(50), and the 3rd multiplexer(70) which makes the buffer addressable.
Abstract translation: 该方法通过DSP使用有效地减少了执行算法的时间。 它采用减少地址的寄存器（10），减少地址的第一计数器（50）1步，执行命令执行的第二计数器（60），保存地址的缓冲器（80），第1 将地址给予寄存器之一的多路复用器（20），向第一计数器（50）提供重复信息的数据总线（90），第二多路复用器（40）和使缓冲器可寻址的第三多路复用器（70） 。
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公开(公告)号：KR100527852B1
公开(公告)日：2005-11-15
申请号：KR1020000002702
申请日：2000-01-20
Applicant: 한국전자통신연구원
IPC: H04M11/02
Abstract: 본 발명은 간단한 단절음 형태가 아닌 연속적으로 제공되는 실제 통화자의 음성신호를 문자화할 수 있는 음성/문자 변환 및 문자표시를 위한 장치 및 음성/문자 변환 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 단말기에 음성/문자 변환 및 문자표시를 하기 위한 장치에 있어서, 외부에서 입력되는 아날로그 데이터 형태의 음성신호를 입력받아 디지털 데이터로 변환시키는 음성입력부; 상기 디지털 데이터를 일정한 간격을 가진 단위 시간으로 구획하는 음성신호구획부; 상기 음성신호구획부 및 상기 음성입력부의 데이터를 입력받아 높은 주파수의 데이터로 변환시키는 음성신호체배부; 상기 높은 주파수의 데이터를 압축하는 주파수압축부; 각각의 문자에 해당하는 고유주파수가 입력되어 있는 고유주파수기억부; 상기 주파수압축부에서 출력된 주파수와 상기 고유주파수를 비교하여 일치하는 고유주파수를 찾기 위한 주파수비교부; 상기 주파수비교부에서의 오차를 보상하기 위한 오차보상부; 및 상기 오차보상부에서 확정된 데이터를 문자로 변환하기 위한 문자변환부를 포함하는 음성/문자 변환 및 문자표시를 위한 장치를 제공한다.
또한, 본 발명은 음성/문자 변환 방법을 제공한다.-
40.发明公开신호 단자 단락과 정상 동작 검출을 위하여 에스오씨아이피 코아를 스캔 시험할 수 있는 집적회로 장치 및 그방법 无效用于检测信号短路和核心正常操作的芯片系统中的集成电路设备和扫描测试知识产权核心的方法
公开(公告)号：KR1020050060865A
公开(公告)日：2005-06-22
申请号：KR1020030092593
申请日：2003-12-17
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 신호 단자 단락과 정상 동작 검출을 위하여 에스오씨 아이피 코아를 스캔 시험할 수 있는 집적회로 장치 및 그 방법이 개시된다. 상기 집적회로 장치는, 동작 중 시스템 신호를 바운드리 신호 단자들을 통하여 출력하고, 상기 바운드리 신호 단자들을 통하여 입력 테스트 데이터를 입력받는 IP 코아; 상기 입력 테스트 데이터를 시리얼로 입력받아 상기 바운드리 신호 단자들에 인가하고, 상기 시스템 신호를 시리얼로 출력하는 제1 바운드리 스캔회로; 및 상기 입력 테스트 데이터 또는 상기 시스템 신호 중 어느 하나를 입력받아 상기 바운드리 신호 단자들에 시리얼로 직접 인가하고, 상기 시스템 신호를 시리얼로 출력하는 스캔 시험회로를 구비하는 것을 특징으로 한다.
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