公开(公告)号：KR101066601B1

公开(公告)日：2011-09-22

申请号：KR1020080118554

申请日：2008-11-27

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  강동민 ,  지홍구 ,  안호균 ,  문재경 ,  임종원 ,  장우진 ,  김동영 ,  이상흥 ,  유현규 ,  남은수

IPC: H01L27/04 ,  H01L29/772

Abstract: 본 발명은 부정형 고전자이동도 트랜지스터의 제조방법 및 이에 의해 제조된 소자를 포함하는 파워 앰프에 관한 것으로, 에피 기판 상에 소오스 및 드레인을 형성하고, 상기 에피 기판을 건식법 및 습식법을 포함하는 게이트 리세스 에칭하여 리세스 영역을 형성하고, 상기 리세스 영역에 게이트를 형성하는 것을 포함하는 방법으로 부정형 고전자이동도 트랜지스터 소자를 제조하는 것을 특징으로 한다.
화합물 반도체 소자, PHEMT, 파워 앰프, 네가티브 피드백 회로

公开(公告)号：KR100942698B1

公开(公告)日：2010-02-16

申请号：KR1020070126841

申请日：2007-12-07

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  지홍구 ,  장우진 ,  문재경 ,  김해천 ,  유현규

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/768

Abstract: 본 발명은 다층의 금속 배선 제조 방법에 관한 것으로서, 다층의 감광막을 이용한 리소그라피 공정과, 감광막과 절연막의 식각선택비를 이용하여 절연막 위에 다층의 금속 배선을 형성함으로써, 비아 홀(Via-Hole)과 배선 금속 증착을 위한 리소그라피 공정을 별도로 진행하지 않고, 한 번의 리소그라피 공정으로 진행할 수 있으며, 한 번의 노광을 통해 패턴이 형성됨으로써 오 정렬의 가능성을 줄일 수 있으며, 보다 간단하고, 안정적으로 다층의 금속 배선을 제작할 수 있다.
반도체 기판, 다층의 금속 배선, 다층의 감광막, 오믹금속층, 절연막, 감광막 패턴, 식각 공정, 리프트 오프 공정, 식각마스크.

公开(公告)号：KR1020090058730A

公开(公告)日：2009-06-10

申请号：KR1020070125466

申请日：2007-12-05

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  안호균 ,  지홍구 ,  장우진 ,  문재경 ,  김해천 ,  유현규

IPC: H01L29/78

CPC classification number: H01L29/778 ,  H01L29/20 ,  H01L29/42316 ,  H01L29/66462 ,  H01L21/28114

Abstract: A semiconductor device with a T-type gate electrode and a manufacturing method thereof are provided to improve a characteristic of high frequency and to stabilize the device by forming a protection layer in a side of a support part of the T-type gate electrode. A source electrode and a drain electrode are formed in an upper part of a substrate(201). A T-type gate electrode(211) is formed in the upper part of the substrate. The T-type gate electrode has a support part and a head part with a regular area. The support part is in contact with the substrate. The head part is integrated with the support part. A first protection layer(203) is formed in the side of the support part of the T-type gate electrode. A second protection layer(208) is formed in the side of the source and drain electrodes and the first protection layer.

Abstract translation: 提供具有T型栅电极的半导体器件及其制造方法，以通过在T型栅电极的支撑部分的侧面形成保护层来提高高频特性并稳定器件。 源电极和漏电极形成在衬底（201）的上部。 在基板的上部形成有T型栅电极（211）。 T型栅极具有支撑部和具有规则面积的头部。 支撑部与基板接触。 头部与支撑部分集成。 第一保护层（203）形成在T型栅电极的支撑部分的侧面。 第二保护层（208）形成在源极和漏极以及第一保护层的侧面。

公开(公告)号：KR100768060B1

公开(公告)日：2007-10-18

申请号：KR1020060041854

申请日：2006-05-10

Applicant: 한국전자통신연구원

Inventor： 장우진 ,  문재경 ,  김해천 ,  임종원 ,  지홍구 ,  안호균

IPC: H01L27/04 ,  H01L27/088

Abstract: 본 발명은 리액턴스 성분을 보상한 연결 구조를 갖는 전력소자에 관한 것으로서, 고주파 전력증폭기용으로 사용되는 전력소자를 높은 전력을 출력할 수 있도록 여러 개의 트랜지스터를 병렬로 연결하여 사용할 때 연결에 사용되는 전송선들에 의해 발생하는 위상차를 일으키는 리액턴스 성분을 보상하고 높은 출력전력으로 인해 발생하는 열을 접지로 보내 발열하도록 하여 트랜지스터가 열에 의한 특성이 열화되는 것을 최소화하도록 트랜지스터를 배치 및 연결하기 위한 전력소자를 제작하기 위한 것이다.
리액턴스, 트랜지스터, 고주파 전력증폭기, 전력소자

公开(公告)号：KR100616311B1

公开(公告)日：2006-08-28

申请号：KR1020050061301

申请日：2005-07-07

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  지홍구 ,  안호균 ,  김해천

IPC: H01L29/80

Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되, 상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성됨으로써, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대전압한계값을 증가시켜 스위치 장치의 파워수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
반도체 소자, 삽입 손실, 게이트 전극, 저손실 스위치, 고속 스위치

公开(公告)号：KR100606290B1

公开(公告)日：2006-07-31

申请号：KR1020040100421

申请日：2004-12-02

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  지홍구 ,  장우진 ,  문재경 ,  김해천

IPC: H01L29/78

CPC classification number: H01L29/66856 ,  H01L29/66462

Abstract: 본 발명은 전계효과 트랜지스터의 제조방법에 관한 것으로, 다층의 감광막을 이용한 리소그라피 공정, 절연막 건식 식각공정에서의 감광막과 절연막 사이의 건식 식각선택비를 이용하여 서로 다른 문턱전압을 가지는 각기 다른 트랜지스터를 한 기판 상에 동시에 제조함으로써, 모드 또는 문턱전압이 서로 다른 트랜지스터를 동일 기판 상에 제조하는데 있어 별도의 리소그라피 공정과 그에 따른 추가적인 공정 단계를 감소시켜 제조 공정 비용을 감소시키고 소자의 안정성 및 생산성을 향상시킬 수 있는 것을 특징으로 한다.
전계효과 트랜지스터, 문턱전압, 게이트 리세스, 티형 게이트, 도즈, 노광

公开(公告)号：KR1020060067127A

公开(公告)日：2006-06-19

申请号：KR1020050061301

申请日：2005-07-07

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  지홍구 ,  안호균 ,  김해천

IPC: H01L29/80

Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되, 상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성됨으로써, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대전압한계값을 증가시켜 스위치 장치의 파워수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
반도체 소자, 삽입 손실, 게이트 전극, 저손실 스위치, 고속 스위치

Abstract translation: 本发明涉及一种晶体管和制造半导体器件的方法中，半绝缘基板，一第一掺杂硅层，所述第一导电层，与所述第一掺杂硅层和所述其它的掺杂浓度的第二掺杂硅层上的缓冲层 源电极和漏电极，形成在所述第二导电层的两侧以贯穿所述第一硅掺杂层的预定深度并与其形成欧姆接触; 在导电层和所述第二通过与所述栅电极和所述源电极和所述漏电极的栅极doedoe电极之间的绝缘膜电隔离上形成的源电极和第二，以形成一个导电层和所述漏电极之间的接触 并且，栅电极的上部形成为与源电极和漏电极中的至少一个的预定部分重叠， 的导通电压上升，由于在该击穿电压的增加和增加的最大电压极限水平传导部件的减少增加被施加到开关元件按照携带开关的容量高功率低失真特性的能力的提高，和隔离的栅极导 可以预期。

公开(公告)号：KR100521700B1

公开(公告)日：2005-10-14

申请号：KR1020030091338

申请日：2003-12-15

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  안호균 ,  김해천

IPC: H01L29/778

Abstract: 본 발명의 반도체소자의 티형 게이트 형성방법은, 반도체기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 제1 절연막의 일부 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하되, 개구부의 폭은 상부에서 제1 절연막을 향할수록 점점 커지도록 하는 단계와, 제1 절연막의 노출부분에 대한 식각을 수행하여 반도체기판의 일부표면을 노출시키는 제1 절연막패턴을 형성하되, 반도체기판의 노출표면의 폭이 마스크막패턴의 하부 개구부의 폭보다 더 크도록 하는 단계와, 반도체기판의 노출표면, 제1 절연막패턴 및 마스크막패턴을 덮는 제2 절연막을 형성하는 단계와, 제2 절연막에 대한 이방성식각을 수행하여 반도체기판 위의 제2 절연막의 일부를 제거하여 반도체기판의 일부표면을 노출시키는 단계와 마스크막패턴 및 반도체기판의 노� �표면과 반도체기판 위의 제2 절연막 위에 상호 분리되는 게이트전극용 금속막을 형성하는 단계와, 그리고 마스크막패턴을 제거하여 마스크막패턴 위의 제2 절연막을 리프트-오프시키는 단계를 포함한다.

公开(公告)号：KR1020050054602A

公开(公告)日：2005-06-10

申请号：KR1020030087994

申请日：2003-12-05

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  지홍구 ,  안호균 ,  김해천

IPC: H01L27/095

CPC classification number: H01L29/7785

Abstract: 이중 면도핑 구조를 가지는 에피 기판으로부터 얻어진 고전력, 저삽입손실, 고격리도, 고스위칭속도를 갖는 고주파 스위치 소자에 관하여 개시한다. 본 발명에 따른 고주파 스위치 소자는, GaAs 반절연 기판 상에 AlGaAs/GaAs 초격자 버퍼층, 제1 Si 면도핑층, 도핑되지 않은 제1 AlGaAs 스페이서, 도핑되지 않은 InGaAs층, 도핑되지 않은 제2 AlGaAs 스페이서, 상기 제1 Si 면도핑층보다 큰 도핑 농도를 가지는 제2 Si 면도핑층 및 도핑되지 않은 GaAs/AlGaAs 캡층이 차례로 적층된 에피 기판을 포함한다. 상기 도핑되지 않은 GaAs/AlGaAs 캡층 위에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 오믹 콘택을 형성하는 소오스 전극 및 드레인 전극이 형성되어 있다. 상기 소오스 전극 및 드레인 전극 사이에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 쇼트키 콘택을 형성하는 게이트 전극이 형성되어 있다.

公开(公告)号：KR1020040046277A

公开(公告)日：2004-06-05

申请号：KR1020020074122

申请日：2002-11-26

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  문재경 ,  김해천

IPC: H01L21/336

CPC classification number: H01L29/66462 ,  H01L29/42316 ,  H01L29/8128

Abstract: PURPOSE: A semiconductor device having a T-type gate electrode and a manufacturing method thereof are provided to be capable of preventing the deterioration of device characteristics and reducing the parasitic capacitance between a gate electrode and a source electrode. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(100), a source and drain electrode(122,124) formed on the semiconductor substrate for forming an ohmic contact with the semiconductor substrate, and a T-type gate electrode(150) between a source and a drain electrode on the semiconductor substrate. The semiconductor device further includes an insulating layer(110a) located between the gate electrode, the source electrode, and the drain electrode. Preferably, the insulating layer is made of a silicon nitride layer(112a) and a silica aerogel layer(114a). Preferably, the thickness of the silica aerogel layer is larger than that of the silicon nitride layer.

Abstract translation: 目的：提供具有T型栅极的半导体器件及其制造方法，以能够防止器件特性的劣化，并降低栅电极和源电极之间的寄生电容。 构造：半导体器件设置有半导体衬底（100），形成在半导体衬底上用于与半导体衬底形成欧姆接触的源电极和漏电极（122,124）以及在半导体衬底之间的T型栅电极（150） 源极和漏电极。 半导体器件还包括位于栅电极，源电极和漏电极之间的绝缘层（110a）。 优选地，绝缘层由氮化硅层（112a）和二氧化硅气凝胶层（114a）制成。 优选地，二氧化硅气凝胶层的厚度大于氮化硅层的厚度。