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公开(公告)号：KR1020170106576A
公开(公告)日：2017-09-21
申请号：KR1020160029526
申请日：2016-03-11
Applicant: 한국전자통신연구원
CPC classification number: H01L2224/49175
Abstract: 본발명은전력소자가구비된기판에관한것이다. 본발명에따르면, 한쌍의제1 마커및 한쌍의제2 마커가형성된메탈캐리어, 상기메탈캐리어상에구비되며, 입력단이상기한 쌍의제1 마커중 어느하나에대응되고, 출력단이상기한 쌍의제1 마커중 나머지하나에대응되도록배치되는전력소자, 상기전력소자의일 측에배치되는입력정합부및 상기전력소자의타 측에배치되는출력정합부를포함하며, 상기한 쌍의제2 마커는상기한 쌍의제1 마커의외측에형성되고, 상기입력정합부의일 측면은상기제2 마커중 어느하나에대응되도록배치되며, 상기출력정합부의일 측면은상기제2 마커중 나머지하나에대응되도록배치되는, 전력소자가구비된기판이제공된다.
Abstract translation: 具有电源的基板技术领域本发明涉及一种设有电源的基板。 根据本发明，一对第一标记物和一对金属载体2，一标记形成时，它被设置在所述金属载体上，该输入级移相器对第一标记中的一个的相应的一个，输出移相器对第一 并且输出匹配部分设置在电源的另一侧上，其中该对第二标记布置在电源的另一侧上， 其中，所述输入匹配单元的一侧对应于所述第二标记中的一个，所述输出匹配单元的一侧对应于所述第二标记中的另一个， 提供衬底。
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公开(公告)号：KR1020170095453A
公开(公告)日：2017-08-23
申请号：KR1020160016412
申请日：2016-02-12
Applicant: 한국전자통신연구원
CPC classification number: H01Q9/0407 , H01Q1/50 , H01Q9/0442
Abstract: 본발명은패치안테나에관한것으로, 본발명의일 실시예에따른패치안테나는, 복수의유전체층들이적층된다층기판; 상기다층기판의중심영역의외부에서, 상기복수의유전체층들사이에개재된적어도하나의금속패턴층; 상기다층기판의상부면상에배치되고, 상기중심영역내에위치하는안테나패치; 상기다층기판의하부면에배치된접지층; 상기복수의유전체층들을관통하여상기금속패턴층과상기접지층을전기적으로연결하고, 상기중심영역을에워싸는복수의연결비아패턴들; 상기다층기판의상부면상에배치되고상기중심영역외부에위치하는제1 전송선로부와, 상기다층기판의상부면상에배치되고상기중심영역내에위치하는제2 전송선로부를포함하는전송선로; 및상기다층기판의중심영역내에서상기제2 전송선로부의아래에위치하는임피던스변환기를포함할수 있다.
Abstract translation: 本发明涉及贴片天线，并且根据本发明实施例的贴片天线包括：堆叠的多个介电层; 至少一个金属图案层，介于多层基板的中心区域外的多个介电层之间; 天线贴片，设置在所述多层基板的上表面上并位于所述中央区域中; 设置在多层基板的下表面上的接地层; 多个连接通孔图案，其通过所述多个电介质层电连接所述金属图案层和所述接地层并且围绕所述中心区域; 第一传输线部分，其设置在所述多层基板的上表面上并且位于所述中心区域的外侧;以及第二传输线部分，其设置在所述多层基板的上表面上并且位于所述中央区域中; 以及位于多层衬底的中心区域内的第二传输线部分下方的阻抗转换器。
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公开(公告)号：KR1020170059520A
公开(公告)日：2017-05-31
申请号：KR1020150163258
申请日：2015-11-20
Applicant: 한국전자통신연구원
IPC: H01L29/43 , H01L29/778 , H01L29/45 , H01L29/772 , H01L21/02
Abstract: 본발명의실시예에따른전계효과트랜지스터는서로마주하는제1 면및 제2 면을포함하는활성층; 상기활성층의상기제1 면상에형성되고, 상기활성층의상기제1 면을노출하는제1 개구영역을포함하는캡핑층; 상기캡핑층상에형성된소스오믹전극및 드레인오믹전극; 상기활성층의상기제1 면상부에배치되고, 상기제1 개구영역내부에배치된일부를포함하는전면게이트; 상기활성층의상기제2 면상부에배치되고, 상기소스오믹전극및 상기드레인오믹전극사이의상기활성층의상기제2 면을노출하는제2 개구영역을포함하는반도체기판; 및상기활성층의상기제2 면상부에배치되고, 상기제2 개구영역내부에배치되어상기전면게이트에중첩된후면게이트를포함할수 있다.
Abstract translation: 根据本发明实施例的场效应晶体管包括：有源层，包括彼此面对的第一表面和第二表面; 覆盖层，形成在有源层的第一表面上并且包括暴露有源层的第一表面的第一开口区域; 形成在覆盖层上的源欧姆电极和漏欧姆电极; 布置在有源层的第一侧上并且包括设置在第一开口区内的部分的前栅极; 半导体衬底，所述半导体衬底设置在所述有源层的所述第二表面上并且包括暴露所述源极欧姆电极和所述漏极欧姆电极之间的所述有源层的所述第二表面的第二开口区域; 以及布置在有源层的第二侧之上并设置在第二开口区域内以与前栅极重叠的后栅极。
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公开(公告)号：KR1020160001744A
公开(公告)日：2016-01-07
申请号：KR1020140078693
申请日：2014-06-26
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/336
CPC classification number: H01L21/28264 , H01L29/2003 , H01L29/407 , H01L29/42316 , H01L29/4236 , H01L29/452 , H01L29/51 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/66462 , H01L29/7786
Abstract: 본발명의일 실시예에따른반도체소자는, 기판, 상기기판위에형성되는활성층, 상기활성층위에형성되며제1 개구부를갖는보호층, 상기보호층위에형성되는소스전극, 구동게이트전극및 드레인전극및 상기제1 개구부위에형성되는제1 추가게이트전극을포함하며, 상기소스전극, 상기드레인전극및 상기구동게이트전극에각각인가되는전압으로인해상기활성층, 상기보호층및 상기구동게이트전극에전기장이인가되며, 상기제1 추가게이트전극은상기활성층, 상기보호층및 상기구동게이트전극중 적어도일부에인가되는전기장의크기를감쇄시킨다.
Abstract translation: 根据本发明的一个实施例的半导体器件包括：衬底; 形成在所述基板上的有源层; 形成在有源层上并具有第一开口单元的保护层; 源电极，驱动栅电极和形成在保护层上的漏电极; 以及形成在所述第一开口单元上的第一附加栅电极。 通过分别施加到源电极，漏电极和驱动栅电极的电压，向有源层，保护层和驱动栅电极施加电场。 第一附加栅电极衰减施加到有源层，保护层和驱动栅电极的至少一部分的电场的尺寸。
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公开(公告)号：KR1020130126840A
公开(公告)日：2013-11-21
申请号：KR1020120047360
申请日：2012-05-04
Applicant: 한국전자통신연구원
CPC classification number: H01L29/2003 , H01L24/05 , H01L24/06 , H01L24/16 , H01L29/41758 , H01L29/66431 , H01L29/66462 , H01L29/7787 , H01L2224/0401 , H01L2224/05554 , H01L2224/05568 , H01L2224/056 , H01L2224/06135 , H01L2224/131 , H01L2224/16225 , H01L2224/16227 , H01L2224/81815 , H01L2924/00014
Abstract: The present invention relates to a GaN (gallium nitride)-based compound power semiconductor device and a manufacturing method thereof. The gallium nitride-based compound power semiconductor device comprises a gallium nitride-based compound element growing on a wafer; a contact pad including a source, a drain and a gate on the gallium nitride-based compound element; a module substrate to which the gallium nitride-based compound element is bonded with a flip chip; a bonding pad formed on the module substrate; and a bump formed on the bonding pad of the module substrate to bond the contact pad and the bonding pad with the flip chip. According to the present invention, processing costs are low by forming the bump on the substrate with a front process (wafer level). According to the present invention, heat generated in an AlGaN HEMT element is quickly discharged becuase a subsource contact pad and subdrain contact pad of the substrate is formed on the substrate. According to the present invention, the heat generated in the AlGaN HEMT element is effectively discharged by forming a via hole on the substrate and filling the via hole with conductive metal.
Abstract translation: 本发明涉及一种GaN（氮化镓））复合功率半导体器件及其制造方法。 氮化镓基复合功率半导体器件包括在晶片上生长的氮化镓基化合物元素; 接触焊盘，其包括在所述氮化镓基复合元件上的源极，漏极和栅极; 所述氮化镓系复合元件与倒装芯片接合的模块基板; 形成在所述模块基板上的焊盘; 以及形成在模块基板的焊盘上的凸块，以将接触焊盘和焊盘与倒装芯片接合。 根据本发明，通过用前处理（晶片级）在基板上形成凸块来加工成本低。 根据本发明，在AlGaN HEMT元件中产生的热量由于子源接触焊盘而快速放电，并且在衬底上形成衬底的亚临界接触焊盘。 根据本发明，通过在基板上形成通孔并用导电金属填充通孔来有效地排出在AlGaN HEMT元件中产生的热量。
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Patent Agency Ranking
公开(公告)号：KR101226955B1
公开(公告)日：2013-01-28
申请号：KR1020090123356
申请日：2009-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66462
Abstract: 본 발명은 전계 효과 트랜지스터의 제조 방법을 개시한다. 이 방법은 기판 상에 활성 층과 캡핑 층을 형성하고, 상기 캡핑 층 상에 소스 전극과 드레인 전극을 형성한다. 이후, 기판 상에 층간 절연막을 형성하고, 소스 전극과 드레인 전극 사이의 층간 절연막 상에서 비대칭적인 깊이의 제 1 개구부와 제 2 개구부를 갖는 레지스트 층들을 형성한다. 제 1 개구부는 층간 절연막을 노출시키고, 제 2 개구부는 상기 레지스트 층들 중 최하부 레지스트 층을 노출시킨다. 다음으로, 제 1 개구부 바닥의 층간 절연막과 제 2 개구부 바닥의 최하부 레지스트 층을 동시에 제거하여 상기 제 1 개구부 내에 캡핑 층을 노출시키고, 상기 제 2 개구부 내에 층간 절연막을 노출시킨다. 그리고, 제 1 개구부의 캡핑 층을 제거하여 활성 층을 노출 시킨 후, 기판 상에 금속 층을 증착하여 제 1 개구부와 제 2 개구부 내에 게이트 전극과 전계 전극을 동시에 형성할 수 있기 때문에 생산성을 향상시킬 수 있다. 마지막으로 레지스트 층들을 제거하여 상기 레지스트 층들 상의 금속 층을 리프트 오프 시킬 수 있다.
활성, 캡핑(capping), 개구부, 절연막, 리프트 오프(lift-off)-
公开(公告)号：KR1020110052336A
公开(公告)日：2011-05-18
申请号：KR1020090109325
申请日：2009-11-12
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: PURPOSE: A method for manufacturing a transistor is provided to reduce resistance and parasitic capacitance by controlling the height of a Y-shaped gate electrode according to the thickness of a mold oxide layer with a trench and a depressed part. CONSTITUTION: A source electrode(11) and a drain electrode(12) are formed on a substrate(10). A mold oxide layer is formed on the substrate. A depressed part is formed on the upper side of the mold oxide layer between the source electrode and the drain electrode. A trench which exposes the substrate is formed by removing the mold oxide layer in the depressed part. A recess(26) is formed by removing the substrate exposed by the trench with a preset depth. A Y shaped gate electrode(30) is connected from the recess to the depressed part.
Abstract translation: 目的：提供一种用于制造晶体管的方法，通过根据具有沟槽和凹陷部分的模具氧化物层的厚度控制Y形栅电极的高度来降低电阻和寄生电容。 构成：在基板（10）上形成源电极（11）和漏电极（12）。 在基板上形成模具氧化物层。 在源电极和漏电极之间的模具氧化物层的上侧形成有凹部。 通过去除凹陷部分中的模制氧化物层来形成暴露基板的沟槽。 通过以预设深度去除由沟槽暴露的衬底而形成凹部（26）。 Y形栅电极（30）从凹部连接到凹部。
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公开(公告)号：KR1020110025500A
公开(公告)日：2011-03-10
申请号：KR1020090083600
申请日：2009-09-04
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/8128 , H01L29/42316 , H01L29/66863 , H01L21/02225 , H01L29/41725 , H01L29/42312
Abstract: PURPOSE: A semiconductor device and a forming method thereof are provided to improve the low noise property by reducing the parasitic capacitance among the gate electrode, the source electrode, and the drain electrode. CONSTITUTION: An active layer is formed on the top of the substrate. The capping layer is formed on the active layer. A source and a drain electrode are formed on the capping layer. A gate electrode(140) is formed on the active layer. A first void region(155) is formed on the first side wall of the gate electrode. A second void region(156) is formed on the second side wall facing the first side wall.
Abstract translation: 目的：提供一种半导体器件及其形成方法，通过减小栅电极，源电极和漏电极之间的寄生电容来改善低噪声特性。 构成：在衬底的顶部上形成有源层。 覆盖层形成在有源层上。 源极和漏极形成在封盖层上。 在有源层上形成栅电极（140）。 第一空隙区域（155）形成在栅电极的第一侧壁上。 在面向第一侧壁的第二侧壁上形成第二空隙区域（156）。
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公开(公告)号：KR100976627B1
公开(公告)日：2010-08-18
申请号：KR1020070127884
申请日：2007-12-10
Applicant: 한국전자통신연구원
IPC: H01P1/10
CPC classification number: H03K17/063 , H01P1/15 , H03K17/693 , H03K2017/066
Abstract: 본 발명은 밀리미터파 대역 스위치 회로에 관한 것으로서, 신호 포트 경로 상에 배치되어 관심 주파수에 정합되고, 입출력 전송선로와 수직으로 연결되는 트랜지스터 및 상기 입출력 전송선로의 상부 및 하부에 대칭적으로 배치되는 다수의 접지 비아홀을 포함하는 제1, 제2 스위치 셀; 상기 제1, 제2 스위치 셀의 바이어스 안정화를 위한 제1, 제2 캐패시터; 상기 제1, 제2 캐패시터와 각각 병렬 연결되어 상기 제1, 제2 스위치 셀을 제어하기 위한 제1, 제2 바이어스 패드; 및 특정 임피던스 값을 가지며, 터미널 포트를 경유하여 공통포트와 상기 제1 스위치 셀 또는 상기 공통포트와 상기 제2 스위치 셀을 연결하는 터미널 전송회로를 포함하며, 이에 따라 별도의 다른 스위치 소자를 사용하지 않고도 최적화 스위치 셀의 대칭 구조에 의해 회로 설계 및 레이아웃(layout)을 간단하게 함으로써, 격리도를 향상시킬 수 있으며, 저삽입손실과 함께 집적회로의 칩 사이즈를 줄일 수 있으므로 제조 공정의 수율과 집적도의 향상을 통해 제조비용을 감소시킬 수 있다.
밀리미터파 대역, 스위치 회로, 스위치 셀, 트랜지스터, 전송선로, 공통 포트, 비아홀, 컨트롤 바이어스 패드, 캐패시터.-
10.发明公开부정형 고전자이동도 트랜지스터 소자의 제조방법 및 이에 의해 제조된 소자를 갖는 파워 앰프 失效用于制造PSEUDOMORPHIC高电子移动晶体管器件的方法和具有相同产生的PHEM的功率放大器
公开(公告)号：KR1020100060108A
公开(公告)日：2010-06-07
申请号：KR1020080118554
申请日：2008-11-27
Applicant: 한국전자통신연구원
IPC: H01L27/04 , H01L29/772
Abstract: PURPOSE: A method for manufacturing a pseudomorphic high electron mobility transistor device is provided to satisfy wideband characteristics and unconditionally stable conditions by including a negative feedback circuit. CONSTITUTION: In a method for manufacturing a pseudomorphic high electron mobility transistor device, an epitaxial substrate is provided(101). A source and a drain are formed on a substrate. The epitaxial substrate is processed by a gate recess etching including a dry and wet method to form a recess region. The gate(180) is formed in the recess region.
Abstract translation: 目的：提供一种用于制造伪像高电子迁移率晶体管器件的方法，通过包括负反馈电路来满足宽带特性和无条件稳定条件。 构成：在制造假晶高电子迁移率晶体管器件的方法中，提供外延衬底（101）。 源极和漏极形成在衬底上。 通过包括干法和湿法的栅极凹槽蚀刻来处理外延衬底以形成凹陷区域。 门（180）形成在凹陷区域中。
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