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公开(公告)号：KR20210024380A
公开(公告)日：2021-03-05
申请号：KR1020190103818A
申请日：2019-08-23
Applicant: 한국전자통신연구원
IPC: H01L21/768 , H01L21/027 , H01L21/265 , H01L21/8234 , H01L29/45
CPC classification number: H01L21/76829 , H01L21/027 , H01L21/265 , H01L21/76859 , H01L21/76877 , H01L21/823418 , H01L21/823437 , H01L29/45 , H01L2924/01031
Abstract: 본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 기판의 제1 면 상에 식각 정지 패턴을 형성하는 단계; 상기 제1 면에 대향하는 상기 기판의 제2 면 상에 식각 공정을 수행하여, 상기 기판을 관통하여 상기 식각 정지 패턴을 노출하는 비아 홀을 형성하는 단계; 상기 비아 홀의 적어도 일부를 채우는 금속층을 형성하는 단계; 상기 기판의 상기 제1 면 상에 이온 주입 공정을 수행하여, 이온 주입된 영역을 형성하는 단계; 상기 이온 주입된 영역 및 상기 식각 정지 패턴 상에 오믹 전극을 형성하는 단계; 상기 기판의 상기 제1 면 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 게이트 전극 및 상기 오믹 전극 상에 소스/드레인 전극을 형성하는 단계를 포함하는 반도체 소자 제조방법에 관한 것이다.
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公开(公告)号：KR20210033090A
公开(公告)日：2021-03-26
申请号：KR1020190113984A
申请日：2019-09-17
Applicant: 한국전자통신연구원
CPC classification number: H03F1/56 , H03F1/565 , H03F1/12 , H03F3/19 , H03F3/193 , H03G3/3036 , H03F2200/222 , H03F2200/387 , H03F2200/451 , H03G2201/103
Abstract: 본 발명의 실시 예에 따른 입력 신호를 증폭시키기 위한 증폭 회로는 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단; 입력단으로부터 제공되는 입력 신호를 증폭시키도록 구성되는 트랜지스터; 및 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 포함하고, 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 입력 정합 회로 및 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 제 1 수동 소자와 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 제 2 수동 소자는 인덕터 및 커패시터 중 다른 하나이다.
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公开(公告)号：KR1020170089390A
公开(公告)日：2017-08-03
申请号：KR1020160101508
申请日：2016-08-09
Applicant: 한국전자통신연구원
IPC: H01L29/735 , H01L21/28 , H01L29/49 , H01L21/768
Abstract: 반도체소자는기판, 기판상의제1 반도체층및 제1 반도체층상의제2 반도체층을포함하는반도체구조체, 반도체구조체상에제공되는제1 패시베이션패턴, 및반도체구조체상에제공되고, 제1 패시베이션패턴으로부터이격되는제1 및제2 도전패턴들을포함한다.
Abstract translation: 一种半导体器件被提供在衬底上，半导体结构包括衬底上的第一半导体层和第一半导体层上的第二半导体层，设置在半导体结构上的第一钝化图案以及第一钝化图案 以及与第一和第二导电图案间隔开的第二和第二导电图案。
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公开(公告)号：KR101758082B1
公开(公告)日：2017-07-17
申请号：KR1020130166516
申请日：2013-12-30
Applicant: 한국전자통신연구원
IPC: H01L29/66 , H01L29/47 , H01L21/02 , H01L21/283 , H01L21/321 , H01L29/20 , H01L29/778
CPC classification number: H01L21/3212 , H01L21/0254 , H01L21/283 , H01L21/28575 , H01L21/28581 , H01L29/2003 , H01L29/41766 , H01L29/452 , H01L29/66462 , H01L29/7786
Abstract: 본발명의질화물반도체소자의제조방법에관한것으로제 1 및제 2 질화물반도체층들이차례로적층된성장기판상에복수의전극들을형성하는것, 상기각각의전극들상에상부금속층들을형성하는것, 상기성장기판을제거하여상기제 1 질화물반도체층의하면을노출하는것 및상기노출된제 1 질화물반도체층의하면상에제 3 질화물반도체층및 하부금속층을차례로형성하는것을포함하는질화물반도체소자의제조방법이제공된다.
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Patent Agency Ranking
公开(公告)号：KR1020140069701A
公开(公告)日：2014-06-10
申请号：KR1020120137319
申请日：2012-11-29
Applicant: 한국전자통신연구원
Inventor： 장우진
CPC classification number: G06F17/5036 , G01R27/28 , H01L23/66 , H01L2924/0002 , H04B17/0085 , H01L2924/00
Abstract: A method for configuring a large signal model of an active device comprises: a step of configuring a large signal model of a first active device; a step for receiving a first characteristic measured value of a second active device which is larger than the first active device; a step for configuring the large signal model of the second active device by combining large signal models of the first active device by using a circuit simulator; a step for obtaining the first characteristic calculated value by simulating the large signal model of the second active device; a step for comparing the first characteristic measured value with the first characteristic calculated value; and a step for confirming the large signal model of the second active device, when a difference between the first characteristic measured value and the first characteristic calculated value is within a preset error range. Also, in the step for comparing, a large signal model of the second active device is configured by changing parameters of passive devices, when the difference between the first characteristic measured value and the first characteristic calculated value exceeds the preset error range.
Abstract translation: 一种用于配置有源器件的大信号模型的方法包括：配置第一有源器件的大信号模型的步骤; 用于接收大于所述第一有源器件的第二有源器件的第一特征测量值的步骤; 通过使用电路模拟器组合第一有源器件的大信号模型来配置第二有源器件的大信号模型的步骤; 通过模拟第二有源器件的大信号模型来获得第一特征计算值的步骤; 将第一特征测量值与第一特征计算值进行比较的步骤; 以及当第一特征测量值和第一特征计算值之间的差在预设误差范围内时，确认第二有源器件的大信号模型的步骤。 此外，在比较步骤中，当第一特征测量值和第一特征计算值之间的差超过预设误差范围时，通过改变无源器件的参数来配置第二有源器件的大信号模型。
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公开(公告)号：KR1020130031776A
公开(公告)日：2013-03-29
申请号：KR1020120077726
申请日：2012-07-17
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7783 , H01L29/2003 , H01L29/402 , H01L29/404 , H01L29/66462
Abstract: PURPOSE: A power semiconductor device and a fabrication method thereof are provided to increase the break down voltage. CONSTITUTION: A source electrode(303) and a drain electrode(305) are formed on a substrate(301). A dielectric layer(307) is formed between the source electrode and the drain electrode. A field plate(311) is formed on the dielectric layer. A metal connects the field plate to the source electrode.
Abstract translation: 目的：提供功率半导体器件及其制造方法以增加击穿电压。 构成：在基板（301）上形成源电极（303）和漏电极（305）。 在源电极和漏电极之间形成电介质层（307）。 在电介质层上形成场板（311）。 金属将场板连接到源电极。
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公开(公告)号：KR101094359B1
公开(公告)日：2011-12-15
申请号：KR1020080118553
申请日：2008-11-27
Applicant: 한국전자통신연구원
Abstract: 본 발명의 고주파 증폭기는, 공핍형 전계효과 트랜지스터를 통해 고주파 신호를 증폭하는 증폭회로, 입력된 고주파 신호를 상기 공핍형 전계효과 트랜지스터에 정합시키는 입력 정합회로, 상기 증폭된 신호를 정합하여 출력하는 출력 정합회로, 그리고 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 전압을 인가하여 상기 공핍형 전계효과 트랜지스터의 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 바이어스 회로를 포함한다.
증폭기, 공핍형 FET, 바이어스-
公开(公告)号：KR1020110066624A
公开(公告)日：2011-06-17
申请号：KR1020090123356
申请日：2009-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66462 , H01L21/02225 , H01L29/41725 , H01L29/42312
Abstract: PURPOSE: A method for manufacturing field effect transistor is provided to increase production by simultaneously forming a gate electrode and an electric field electrode in a first opening and a second opening . CONSTITUTION: In a method for manufacturing field effect transistor, an active layer(12) and a capping layer(14) are laminated on a substrate(10). A source electrode(16) and a drain electrode(18) are formed on the capping layer. An insulating layer(20) and a first resist layer(28) are successively formed in the top of the substrate. A first opening(32) and a second opening(34) are formed on the first resist layer. The gate electrode and electric field electrodes are formed within the first opening and the second opening at the same time.
Abstract translation: 目的：提供一种用于制造场效应晶体管的方法，以通过在第一开口和第二开口中同时形成栅电极和电场电极来增加产量。 构成：在制造场效应晶体管的方法中，有源层（12）和覆盖层（14）层叠在基板（10）上。 源极电极（16）和漏电极（18）形成在封盖层上。 绝缘层（20）和第一抗蚀剂层（28）依次形成在基板的顶部。 第一开口（32）和第二开口（34）形成在第一抗蚀剂层上。 栅电极和电场电极同时形成在第一开口和第二开口内。
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公开(公告)号：KR1020110017639A
公开(公告)日：2011-02-22
申请号：KR1020090075209
申请日：2009-08-14
Applicant: 한국전자통신연구원
CPC classification number: H03F3/24 , H03F1/565 , H03F3/195 , H03F2200/222
Abstract: PURPOSE: A power amplifier including a depletion-mode high-electron mobility transistor is provided to prevent input reflection loss in a various operational frequency band by including the depletion-mode high-electron mobility transistor. CONSTITUTION: A depletion-mode high-electron mobility transistor(110) amplifies a signal, inputted to a gate terminal, and outputs the amplified signal to a drain terminal. An input matching circuit(120) direct currently grounds the gate terminal. A direct-current bias circuit(130) is connected between the drain terminal and the ground. The source terminal of the depletion-mode high-electron mobility transistor is grounded. The input matching circuit includes a shunt inductor which is connected between the gate terminal and the ground. The inductance of the shunt inductor is changed according to the operational frequency of the depletion-mode high-frequency mobility transistor.
Abstract translation: 目的：提供包括耗尽型高电子迁移率晶体管的功率放大器，以通过包括耗尽型高电子迁移率晶体管来防止在各种工作频带中的输入反射损耗。 构成：耗尽型高电子迁移率晶体管（110）放大输入到栅极端子的信号，并将放大的信号输出到漏极端子。 直接指令的输入匹配电路（120）接地门极。 直流偏置电路（130）连接在漏极端子和地之间。 耗尽型高电子迁移率晶体管的源极端子接地。 输入匹配电路包括连接在栅极端子和地之间的并联电感器。 并联电感器的电感根据耗尽型高频迁移率晶体管的工作频率而改变。
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