-
-
公开(公告)号：KR101363174B1
公开(公告)日：2014-02-13
申请号：KR1020090075209
申请日：2009-08-14
Applicant: 한국전자통신연구원
CPC classification number: H03F3/24 , H03F1/565 , H03F3/195 , H03F2200/222
Abstract: 본 발명은 전력 증폭기는 게이트 단으로 입력된 신호를 증폭하여 드레인 단으로 출력하는 고전자 이동도 트랜지스터(HEMT)와, 상기 게이트 단과 접지 사이에 연결되는 입력 정합 회로와, 그리고 상기 드레인 단과 접지 사이에 연결되는 직류 바이어스 회로를 포함한다.
상술한 구성을 통하여 음전압을 제공하기 위한 바이어스 수단 없이, 단일 직류 바이어스 회로만으로 고전자 이동도 트랜지스터(HEMT)를 바이어스 할 수 있다. 또한, 션트 인덕터와 초크 인덕터를 통하여 다양한 동작 주파수 대역에서 우수한 정합 특성이 제공될 수 있다.-
公开(公告)号：KR1020100061607A
公开(公告)日：2010-06-08
申请号：KR1020080120192
申请日：2008-11-29
Applicant: 한국전자통신연구원
IPC: G02B6/10 , H01L27/146
CPC classification number: H01L25/167 , H01L2224/0603 , H01L2224/45014 , H01L2224/48137 , H01L2224/4903 , H01L2224/73265 , H01L2924/1305 , H01L2924/30107 , H01L2924/00
Abstract: PURPOSE: A high speed optical wiring element is provided to form an optical has high speed, low power, and low price without a serializer, a parallelizer, and a modulator by using a multi-channel fiber. CONSTITUTION: A first semiconductor chip(301) is formed on a SOI(Silicon On Insulator) substrate(200). An optical emitter(302) outputs a multiple optical signal by receiving a multiple electric signal from the first semiconductor chip on the SOI substrate. An optical detector(304) changes the multi optical signal of the SOI substrate into the multiple electric signal. A second semiconductor chip(305) receives a multiple electric signal transformed with the optical detector of the SOI substrate. The SOI substrate comprises a first SOI substrate, a second semiconductor chip, and a second SOI substrate. The first SOI substrate and the second SOI substrate are arranged to be separated.
Abstract translation: 目的：通过使用多通道光纤，提供高速光配线元件以形成具有高速度，低功率和低价格的光学，而不需要串行器，并行器和调制器。 构成：在SOI（绝缘体上硅）衬底（200）上形成第一半导体芯片（301）。 光发射器（302）通过从SOI衬底上的第一半导体芯片接收多个电信号来输出多个光信号。 光检测器（304）将SOI衬底的多光信号改变为多电信号。 第二半导体芯片（305）接收用SOI衬底的光检测器变换的多电信号。 SOI衬底包括第一SOI衬底，第二半导体芯片和第二SOI衬底。 第一SOI衬底和第二SOI衬底被布置成分离。
-
公开(公告)号：KR1020090059795A
公开(公告)日：2009-06-11
申请号：KR1020070126841
申请日：2007-12-07
Applicant: 한국전자통신연구원
IPC: H01L21/3205 , H01L21/28 , H01L21/768
CPC classification number: H01L21/76877 , H01L21/0274 , H01L21/31144 , H01L21/76802 , H01L21/76897
Abstract: A manufacturing method of a multilayer metal wiring is provided to stably manufacture a multilayer metal wiring and to reduce possibility of misalignment by forming a pattern through one exposure. A source drain ohmic metal layer is formed by depositing an ohmic metal(130) on a semiconductor substrate having an active layer and a cap layer. A first insulation film(140) is deposited on a whole surface of the semiconductor substrate. A first multilayer photoresist is deposited in consideration of an etching selection ratio with the first insulation film. A first metal wiring(170a) is formed by depositing a metal on a first pattern region. A second insulation film(180) is formed on a whole surface of the substrate having the first metal wiring. A second multilayer photoresist(150b,160b) is deposited in consideration of an etching selection ratio with the second insulation film. A second metal wiring(170b) is formed by depositing a metal on a second pattern region. A protective film is deposited on the second metal wiring.
Abstract translation: 提供多层金属布线的制造方法，以稳定地制造多层金属布线，并通过一次曝光形成图案来减少不对准的可能性。 源极欧姆金属层通过在具有有源层和盖层的半导体衬底上沉积欧姆金属（130）而形成。 第一绝缘膜（140）沉积在半导体衬底的整个表面上。 考虑到与第一绝缘膜的蚀刻选择比，沉积第一多层光致抗蚀剂。 通过在第一图案区域上沉积金属来形成第一金属布线（170a）。 在具有第一金属布线的基板的整个表面上形成第二绝缘膜（180）。 考虑到与第二绝缘膜的蚀刻选择比，沉积第二多层光致抗蚀剂（150b，160b）。 通过在第二图案区域上沉积金属来形成第二金属布线（170b）。 保护膜沉积在第二金属布线上。
-
公开(公告)号：KR100576708B1
公开(公告)日：2006-05-03
申请号：KR1020030087994
申请日：2003-12-05
Applicant: 한국전자통신연구원
IPC: H01L27/095
CPC classification number: H01L29/7785
Abstract: 이중 면도핑 구조를 가지는 에피 기판으로부터 얻어진 고전력, 저삽입손실, 고격리도, 고스위칭속도를 갖는 고주파 스위치 소자에 관하여 개시한다. 본 발명에 따른 고주파 스위치 소자는, GaAs 반절연 기판 상에 AlGaAs/GaAs 초격자 버퍼층, 제1 Si 면도핑층, 도핑되지 않은 제1 AlGaAs 스페이서, 도핑되지 않은 InGaAs층, 도핑되지 않은 제2 AlGaAs 스페이서, 상기 제1 Si 면도핑층보다 큰 도핑 농도를 가지는 제2 Si 면도핑층 및 도핑되지 않은 GaAs/AlGaAs 캡층이 차례로 적층된 에피 기판을 포함한다. 상기 도핑되지 않은 GaAs/AlGaAs 캡층 위에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 오믹 콘택을 형성하는 소오스 전극 및 드레인 전극이 형성되어 있다. 상기 소오스 전극 및 드레인 전극 사이에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 쇼트키 콘택을 형성하는 게이트 전극이 형성되어 있다.
-
Patent Agency Ranking
公开(公告)号：KR102261740B1
公开(公告)日：2021-06-09
申请号：KR1020170027956
申请日：2017-03-03
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/02 , H01L21/027 , H01L29/66 , H01L29/423 , H01L29/45 , H01L21/762
-
公开(公告)号：KR1020160098742A
公开(公告)日：2016-08-19
申请号：KR1020150020704
申请日：2015-02-11
Applicant: 한국전자통신연구원
Inventor： 지홍구
CPC classification number: H03F1/0205 , H03F1/083 , H03F3/19 , H03F3/211 , H03F2203/21106 , H03F2203/21142 , H03F3/189 , H03F3/68
Abstract: 본발명은위상지연특성을보상하는전력증폭기및 이를이용하는전력합성장치에관한것으로서, 일실시예에따른초고주파대역증폭기는제1 전력을증폭하여제2 전력을생성하는증폭부, 및상기증폭부와직렬로연결되어상기제1 전력및 상기제2 전력중에서적어도하나의위상을보상하는위상변위부를포함한다.
Abstract translation: 本发明涉及用于补偿相位延迟特性的功率放大器，以及使用该功率放大器的功率合成装置。 根据本发明的实施例，超高频放大器包括：放大单元，用于通过放大第一功率来产生第二功率; 以及相位移单元，其串联连接到所述放大单元，并且补偿所述第一功率和所述第二功率的至少一个相位。
-
公开(公告)号：KR100922575B1
公开(公告)日：2009-10-21
申请号：KR1020070125466
申请日：2007-12-05
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/778 , H01L29/20 , H01L29/42316 , H01L29/66462
Abstract: 본 발명은 소스 저항, 기생 캐패시턴스 및 게이트 저항을 감소시켜 소자의 안정성 및 고주파 특성을 향상시킬 수 있는 티형 게이트 전극을 구비한 반도체 소자 및 그 제조 방법을 제공하는 것으로서, 상기 반도체 소자는, 기판 위에 소스 전극, 드레인 전극, 티형 게이트 전극을 형성하는데 있어서, 상기 티형 게이트 전극의 머리부 하단에 위치한 지지부의 측면에 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 제1,2 보호막을 적층하여 형성하고, 또한, 상기 소스 전극 및 드레인 전극의 측면에 상기 실리콘 산화막 또는 실리콘 질화막으로 이루어진 상기 제2 보호막을 형성함으로써, 소자의 활성 영역을 보호하고, 게이트-드레인, 게이트-소스 간의 기생 캐패시턴스를 감소시킨다.
부정형 고 전자 이동도 트랜지스터, 티형 게이트, 기생 캐패시턴스, 실리콘 질화막, 실리콘 산화막-
公开(公告)号：KR1020080052136A
公开(公告)日：2008-06-11
申请号：KR1020070021795
申请日：2007-03-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
CPC classification number: H01L29/66462 , H01L21/28587 , H01L23/3171 , H01L29/42376
Abstract: A method for fabricating a pseudomorphic high electron mobility transistor is provided to reduce capacitance between a gate and a source and between a gate and a drain by leaving a passivation layer only in a partial region under the head of a gate electrode. Source and drain electrodes(12a,12b) are formed on a substrate(11) having an epitaxial growth layer. A passivation layer is formed on the resultant structure. After a first photoresist layer is formed on the passivation layer, the first photoresist layer and the passivation layer are patterned to expose the upper portion of the substrate by using a mask pattern. After the first photoresist layer on the passivation layer is removed, a second photoresist layer having a fine pattern narrower than the pattern of the passivation layer is formed on the resultant structure. After the remaining passivation layer is etched, the second photoresist layer is removed. After a third photoresist layer of a multilayered structure is formed on the resultant structure, the third photoresist layer is patterned to form a gate electrode(20) of a T shape. The upper portion of the substrate is etched by using the passivation layer etched by the fine pattern to form a recess in the upper surface of the substrate. After metal for a gate electrode is deposited on the resultant structure, the third photoresist layer and the metal for the gate electrode are removed to form a gate electrode of a T shape connected to the substrate by the recess.
Abstract translation: 提供了一种用于制造伪像高电子迁移率晶体管的方法，以通过仅在栅电极的头部下方的局部区域中留下钝化层来减小栅极和源极之间以及栅极和漏极之间的电容。 源极和漏极电极（12a，12b）形成在具有外延生长层的衬底（11）上。 在所得结构上形成钝化层。 在钝化层上形成第一光致抗蚀剂层之后，通过使用掩模图案，将第一光致抗蚀剂层和钝化层图案化以暴露衬底的上部。 在除去钝化层上的第一光致抗蚀剂层之后，在所得结构上形成具有比钝化层图案窄的精细图案的第二光致抗蚀剂层。 在蚀刻剩余的钝化层之后，去除第二光致抗蚀剂层。 在所得结构上形成第三光致抗蚀剂层的多层结构之后，对第三光致抗蚀剂层进行构图以形成T形栅电极（20）。 通过使用由精细图案蚀刻的钝化层来蚀刻衬底的上部，以在衬底的上表面中形成凹陷。 在所得结构上沉积用于栅电极的金属之后，去除第三光致抗蚀剂层和用于栅电极的金属，以形成通过凹部连接到基板的T形栅电极。
-
公开(公告)号：KR100769042B1
公开(公告)日：2007-10-22
申请号：KR1020060044929
申请日：2006-05-19
Applicant: 한국전자통신연구원
IPC: C25D5/54
Abstract: 본 발명은 전기도금법에 의한 골드 범프 및 그 제조 방법에 관한 것이다. 본 발명은 기판 상에 위치하며 골드로 이루어진 씨드 금속층과, 씨드 금속층 상부에 위치하는 도금 범프층, 및 도금 범프층 상부에 위치하며 저융점 금속에 기초하여 형성된 돔 형태의 골드-리치 공정 합금을 포함하는 골드 범프 구조를 제공하며, 전기도금된 골드 범프의 표면에 주석을 도금하거나 진공증착한 후 환류 열처리에 의하여 돔 형태의 골드-리치 골드-주석 공정 합금을 형성하는 골드 범프 제조 방법을 제공한다. 본 발명에 의하면, 원형 웨이퍼 또는 유리 기판에서 위치에 따른 도금 범퍼의 두께 차이를 대폭 줄일 수 있어 패키징 공정의 균일도를 향상시킬 수 있다.
골드 범프, gold bump, 칩-온-글라스, Chip-On-Glass, 공정합금, eutectic alloy, 환류 열처리, reflow heating
-
-
-
-
-
-
-
-
-
Search Results
56
records
(took 0.035 seconds)
