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公开(公告)号：KR1019960026915A
公开(公告)日：1996-07-22
申请号：KR1019940036365
申请日：1994-12-23
IPC: H01L29/06
Abstract: 본 발명에서는 컬렉터(2-4)가 절연막(2-3)에 의해 격리가 되므로 종래의 도랑격리와 같은 소자간의 격리공정이 불필요해져 생략가능하고, 에미터, 베이스, 컬렉터의 면적이 거의 같아져서 베이스-컬렉터간의 기생용량 뿐만 아니라 에미터-베이스간이 자기정렬되어 종래의 초자기정렬 장점이 본 발명에도 그대로 있으며, 본 발명에서는 소자격리공정이 제거됨으로써 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.
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公开(公告)号：KR1019960019794A
公开(公告)日：1996-06-17
申请号：KR1019940031734
申请日：1994-11-29
Abstract: 규소게르마늄 에피택시층의 두께 및 품위를 이상적으로 한 후 쌍극자 트랜지스터의 소자격리를 하는 본 발명은 먼저 산화막이 없는 n
- 컬렉터 에피 위에 규소게르마늄 베이스에피택시층을 성장하여 에피택시층의 두께를 웨이피내에서 균일하게 하고 에피택시층의 품위를 이상적으로 한다. 이어, 상기 규소게르마늄 에피택시층 위에 화학증착법(Chemical Vapor Deposition)을 사용하여 산화막, 질화막 및 다결정규소막을 연속적으로 증착한다. 이어, 트렌치 격리마스크를 사용하여 소자격리를 위한 트렌치 식각(trench etching)공정을 한다. 이 공정에서, 트렌치형상(trench pattern) 측면에 놓여 있는 필드영역(field area)이 노출되어 소자간의 완전한 격리가 않되는 것을 방지하기 위하여 트렌치형상 정의시 동시에 기둥형상의 구조물이 트렌치형상 측벽에 형상되도록 하여 소자간의 격리를 이루도록 한다. 또한 소자간의 격리를 위하여 절연막을 도포시 스텝 커버리지(step coverage)를 양호하게 하여 평탄한 구조를 이루도록 한다. 이어, 기계화학적 연마방법을 사용하여 평탄한 구조의 소자격리구조를 제작한다.-
公开(公告)号：KR1019960019764A
公开(公告)日：1996-06-17
申请号：KR1019940031325
申请日：1994-11-26
IPC: H01L29/68
Abstract: 본발명은컴퓨터나통신기기등의차세대고속정보처리시스템에널리이용되고있는고속쌍극자(bipolar) 트랜지스터에관한것으로서, 실리콘에미터전극을선택적단결정과성장(epitaxial lateral overgr-owth)하여에미터와베이스가자기정렬되게하고금속성박막을이용하여베이스기생저항을크게감소시킨쌍극자트랜지스터제조방법에관한것이다. 본발명은비활성베이스로금속성박막인티타늄실리사이드를사용하기때문에소자의기생베이스저항이작으며, 에미터와베이스를자기정렬시킴으로서재현성이높고소자의크기를줄여집적도를높일수 있는장점이있다.
Abstract translation: 本发明涉及一种计算机或下一代高速信息广泛和高速双极（双极的）在处理系统中使用的晶体管，例如通信设备，米，以选择性地生长米电极上的单晶硅和（外延横向overgr-零增长）和碱 gajagi提出并涉及一种制造方法，通过使用金属薄膜装置，它大大减小了双极型晶体管基极的寄生电阻。 本发明具有的优点是集成度是nopilsu器件的寄生基极电阻小，因为它使用硅化钛的金属薄膜在惰性基质，具有高再现性，发射极和基sikimeuroseo自对准通过减小装置的尺寸。
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公开(公告)号：KR1019950021349A
公开(公告)日：1995-07-26
申请号：KR1019930026303
申请日：1993-12-03
IPC: H01L21/76
Abstract: 본 발명은 고속정보처리 시스템에서 사용되는 바이폴라 소자와 BiCMOS소자의 제조공정중 트렌치 소자격리방법에 관한 것으로, 트렌치징의 마스크인 산화막(3)위에 활성영역정의 마스크인 질화막(4)의 정렬되도록 제조하고, 산화막(3), 질화막(4), 산화막(5)의 적층구조를 마스크로 하여 트렌치를 식각하고, 트렌치 마스크용의 LPCVD산화막(5)을 습식 식각하여 웨이퍼표면의 트렌치쪽을 원하는 만큼 증가(9)시켜 마스크 정렬오차를 보상하는 방법과 트렌치를 채운 다결정 실리콘(15)을 기계화학적 연마방법으로 제거함으로써 평탄한 웨이퍼 표면을 얻어 마스크 정렬오차를 줄이는 방법과 선택비가 좋은 선택적 연마로 마스크층인 질화막(4)의 손상을 최소화하여 열산화막(20)형성시 산화방지용 마스크로 재사용하는 방법으로 제조함으로써 집적도 향상과 기생접 용량의 감소에 의한 동작속도의 향상이 가능하다.
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Patent Agency Ranking
公开(公告)号：KR1019950021170A
公开(公告)日：1995-07-26
申请号：KR1019930026790
申请日：1993-12-08
IPC: H01L21/302
Abstract: 본 발명은 건식식각 및 기계화학적 연마방법을 사용한 다결정 규소 평탄화 공정방법에 관한 것으로서 종래에 기계화학적 연마방법의 트렌치 패턴 모서리에서 발생하는 패신(facet)및 디칭(dipping)현상에 의하여 구조물이 형성된 핸들웨이퍼와 씨드용 규소기편을 직접접합할때 접합계면에서 공백(void)가 형성되는 문제점을 해결하기 위하여 본 발명은 구조물이 형성된 규소기판(10)위에 도포된 다결정규소막(11)을 평탄화시키는데 있어서CVD산화규소막(12)을 도포한 후 기계화학적 연마방법에 의하여 트렌지 패턴상부에 노출된 산화규소막(12)을 연마하여 하부 및 측벽에 있는 산화규소막을 남게하고, 상기 ,CVD산화규소막(12)과 다결정규소막(11)을 건식식각 선택비를 이용하여 제3도(d)와 같이 건식식각에 의하여닫결정 규소막을 식각하여 다결정규소 및 산화규 측벽을 형성하는 공정을 제공함으로써 상기 핸들웨이퍼와 씨드용 규소기판을 직접접합하게되면 공백이 없는 접합계면을 형성하여 웨이퍼 노광 작업시 자동으로 조절 가능하며, 웨이퍼의 수율을 향상시킬 수 있다.
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公开(公告)号：KR100076628B1
公开(公告)日：1994-08-24
申请号：KR1019900021820
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/108
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公开(公告)号：KR1019940004596B1
公开(公告)日：1994-05-25
申请号：KR1019900021820
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: forming an oxide 11 on a substrate on which a transistor source is formed, and selectively etching the oxide, and then forming a polysilicon layer 12, a nitride layer 13, a polysilicon layer 14, a nitride layer 15 and a low temperature oxide on the overall surface of the substrate; etching the low temperature oxide 16 and the nitride layer 15 to form a storage node pattern, and etching the polysilicon layer 14 to form a pillar-shaped polysilicon layer pattern 14 and then removing the oxide pattern; forming an oxide 17 on the side of the pattern 14; removing the layer 15, an exposed portion of the nitride layer 13 and the layer 12, and then etching the pattern 14 and the exposed portion of the layer 13; forming a polysilicon layer 18 on the surfece of the substrate, and dry etching the layer 18 to be left only on the side of the oxide 17; wet etching the oxide 17 and the nitride 13 to form a storage node, and forming an insulating layer on the storage node, and then forming a plate electrode on the insulating layer, thereby increasing the capacitance of the semiconductor memory.
Abstract translation: 在其上形成晶体管源的衬底上形成氧化物11，并选择性地蚀刻氧化物，然后在其上形成多晶硅层12，氮化物层13，多晶硅层14，氮化物层15和低温氧化物 基片整体表面; 蚀刻低温氧化物16和氮化物层15以形成存储节点图案，并蚀刻多晶硅层14以形成柱状多晶硅层图案14，然后除去氧化物图案; 在图案14的侧面上形成氧化物17; 去除层15，氮化物层13和层12的暴露部分，然后蚀刻图案14和层13的暴露部分; 在衬底上形成多晶硅层18，并且将层18干燥蚀刻以仅留在氧化物17的侧面上; 湿蚀刻氧化物17和氮化物13以形成存储节点，并在存储节点上形成绝缘层，然后在绝缘层上形成平板电极，从而增加半导体存储器的电容。
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公开(公告)号：KR100296707B1
公开(公告)日：2001-08-07
申请号：KR1019970048279
申请日：1997-09-23
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: PURPOSE: A bipolar transistor and a method for fabricating the same are provided to improve a characteristic of high frequency by reducing a junction capacitance between a collector and a base and leakage current of the base. CONSTITUTION: A buried layer(12) is formed on the first conductive silicon substrate(11). The second conductive type collector film(13) is formed thereon. A pad oxide layer and the first nitride layer are formed on the second conductive type collector layer(13). A field oxide layer(16) is grown on the collector layer(13). The second conductive type collector sinker(17) is formed by implanting and diffusing the second conductive dopnats. A thermal oxide layer(18) is grown on the second conductive type collector sinker(17). The second nitride layer and an oxide layer are laminated thereon. An oxygen ion region is formed within the second conductive type collector layer(13). The oxygen ion region is changed into a buried oxide layer(21A) by performing a thermal process. The first conductive base layer is grown on an exposed portion of the second conductive type collector layer(13). The second conductive emitter layer(23) and the third nitride layer are laminated thereon. An insulating layer spacer is formed on a side of an emitter layer pattern(23). The second conductive emitter region(25) is formed in an intrinsic base region(22B). A metal silicide layer(26) is formed on the emitter layer pattern(23) and an extrinsic base region(22A).
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公开(公告)号：KR100275544B1
公开(公告)日：2001-01-15
申请号：KR1019950052694
申请日：1995-12-20
IPC: H01L29/70
CPC classification number: H01L29/66242 , H01L29/7378
Abstract: PURPOSE: A fabrication method of a super self-aligned bipolar transistor is provided to enhance a driving speed and to reduce a parasitic capacitance by using a selective collector growth. CONSTITUTION: A first oxide(3-3), a base electrode(3-4) and a second oxide(3-5) are sequentially formed on a semiconductor substrate(3-1) having a buried collector(3-2). A collector thin film(3-8) is selectively growth in an active region by using an SEG(Selective Epitaxial Growth). A base composed of a Si(3-9)/ an undoped SiGe(3-10)/ a doped SiGe(3-11) and a silicide film(3-13) are sequentially formed on the resultant structure. After defining an emitter region, an insulating spacer(3-15) is formed at both sidewalls of the emitter region. An emitter film(3-16) is selectively grown on the emitter region. An emitter electrode(3-17) is deposited on the emitter film and a passivation insulator(3-18) is deposited on the emitter electrode.
Abstract translation: 目的：提供超自对准双极晶体管的制造方法，以通过使用选择性集电极生长来增强驱动速度和降低寄生电容。 构成：在具有埋集体（3-2）的半导体衬底（3-1）上依次形成第一氧化物（3-3），基极（3-4）和第二氧化物（3-5）。 集电极薄膜（3-8）通过使用SEG（选择性外延生长）在活性区域中选择性生长。 在所得结构上依次形成由Si（3-9）/未掺杂的SiGe（3-10）/掺杂SiGe（3-11）和硅化物膜（3-13）组成的基底。 在限定发射极区域之后，在发射极区域的两个侧壁处形成绝缘间隔物（3-15）。 在发射极区域选择性地生长发射极膜（3-16）。 发射电极（3-17）沉积在发射极膜上，钝化绝缘体（3-18）沉积在发射极上。
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