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公开(公告)号：KR1020040085688A
公开(公告)日：2004-10-08
申请号：KR1020030020478
申请日：2003-04-01
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/66772 , H01L29/78621 , H01L29/78654
Abstract: PURPOSE: A MOSFET device with a ultra fine channel and a method for manufacturing the same are provided to shorten the effective channel length by controlling the thickness of a doped second silicon oxide layer. CONSTITUTION: A channel region is formed on a single crystalline silicon layer(14) of an SOI(Silicon-On-Insulator) substrate. A source/drain region is provided with a deep junction region(42) and a shallow junction region(44) formed in the silicon layer. A first silicon oxide pattern(20a) doped with the first concentration of the first dopant is formed on the silicon layer to contact the deep junction region. A second silicon oxide spacer(40a) doped with the second concentration of the second dopant is formed on the silicon layer to contact the shallow junction region. A T-shaped gate electrode(60a) is formed on the channel region. A gate insulating layer(50a) is formed between the channel region and the gate electrode.
Abstract translation: 目的：提供具有超细通道的MOSFET器件及其制造方法，以通过控制掺杂的第二氧化硅层的厚度来缩短有效沟道长度。 构成：在SOI（绝缘体上硅）衬底的单晶硅层（14）上形成沟道区。 源极/漏极区域设置有形成在硅层中的深结区域（42）和浅结区域（44）。 掺杂有第一掺杂剂的第一浓度的第一氧化硅图案（20a）形成在硅层上以接触深结区域。 掺杂有第二浓度的第二掺杂剂的第二氧化硅间隔物（40a）形成在硅层上以接触浅结区域。 在通道区域上形成T形栅电极（60a）。 在沟道区和栅电极之间形成栅极绝缘层（50a）。
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公开(公告)号：KR100450762B1
公开(公告)日：2004-10-01
申请号：KR1020020057329
申请日：2002-09-19
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L29/66772 , H01L29/78609
Abstract: An ultra small-sized SOI MOSFET having a high integration density, low power consumption, but high performances, and a method of fabricating the same are provided. The method includes preparing a SOI substrate on which a monocrystalline silicon layer is formed, forming a first dielectric material layer doped with impurities of a first conductivity type on the SOI substrate, forming an opening to expose the monocrystalline silicon layer etching at least part of the first dielectric material layer, forming a channel region injecting impurities of a second conductivity type into the monocrystalline silicon layer exposed by the opening, forming a source region and a drain region in the monocrystalline silicon layer diffusing the impurities of the first dielectric material layer using heat treatment, forming a gate dielectric layer in the opening on the channel region, forming a gate electrode on the gate dielectric layer to fit in the opening, forming a second dielectric material layer on the entire surface of the SOI substrate on which the gate electrode is formed, forming contact holes to expose the gate electrode, the source region, and the drain region etching part of the second dielectric material layer, and forming metal interconnections to bury the contact holes.
Abstract translation: 提供了具有高集成度，低功耗，高性能的超小型SOI MOSFET及其制造方法。 该方法包括：制备在其上形成单晶硅层的SOI衬底;在SOI衬底上形成掺杂有第一导电类型的杂质的第一介电材料层;形成开口以暴露单晶硅层，从而蚀刻至少部分 第一介电材料层，形成沟道区域，将通过开口暴露的单晶硅层中的第二导电类型的杂质注入到所述单晶硅层中;在单晶硅层中形成源极区域和漏极区域，使用热量扩散第一介电材料层的杂质 在沟道区上的开口中形成栅极介电层;在栅极介电层上形成栅极以配合开口;在SOI基板的整个表面上形成第二介电材料层，其上形成有栅极 形成接触孔以暴露栅电极，源极区和漏极 区域蚀刻第二介电材料层的一部分，并形成金属互连以掩埋接触孔。
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公开(公告)号：KR1020040025376A
公开(公告)日：2004-03-24
申请号：KR1020020057329
申请日：2002-09-19
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L29/66772 , H01L29/78609
Abstract: PURPOSE: An ultra small size SOI(Silicon On Insulator) MOSFET and a method for manufacturing the same are provided to be capable of improving reliability and integration degree. CONSTITUTION: An SOI substrate with a single crystalline silicon layer is prepared. A doped first insulating layer(40) is formed on the substrate. The single crystalline silicon layer is exposed by selectively etching the first insulating layer(40). A channel region(72) is formed by implanting dopants into the exposed silicon layer. A source and drain region(32,34) are formed on the silicon layer by diffusing the dopants using annealing. A gate insulating layer(80) and a gate electrode(92) are sequentially formed on the channel region. The second insulating layer(110) is formed on the resultant structure. Contact holes are formed to expose the gate electrode, the source and drain region by selectively etching the second insulating layer. Metal lines(130,132,134) are filled in the contact holes, respectively.
Abstract translation: 目的：提供超小尺寸SOI（绝缘体上硅）MOSFET及其制造方法，以提高可靠性和集成度。 构成：制备具有单晶硅层的SOI衬底。 在衬底上形成掺杂的第一绝缘层（40）。 通过选择性地蚀刻第一绝缘层（40）来暴露单晶硅层。 通过将掺杂剂注入暴露的硅层中形成沟道区（72）。 通过使用退火扩散掺杂剂，在硅层上形成源区和漏区（32,34）。 栅极绝缘层（80）和栅电极（92）依次形成在沟道区上。 在所得结构上形成第二绝缘层（110）。 形成接触孔，以通过选择性地蚀刻第二绝缘层来露出栅极，源极和漏极区域。 金属线（130,132,134）分别填充在接触孔中。
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Patent Agency Ranking
公开(公告)号：KR100400717B1
公开(公告)日：2003-10-08
申请号：KR1020020002497
申请日：2002-01-16
Applicant: 한국전자통신연구원
IPC: H01L21/336 , B82Y40/00
CPC classification number: H01L29/78648 , H01L21/84 , H01L27/1203 , H01L29/78654
Abstract: The present invention relates to a method of manufacturing a nano transistor. The present invention manufactures the nano transistor without changing a conventional method of forming the nano transistor formed on a SOI substrate. Further, the present invention includes forming a N well and a P well at giving regions of an underlying silicon substrate so that a given voltage can be individually applied to a NMOS transistor and a PMOS transistor. Therefore, the present invention can control the threshold voltage to prevent an increase of the leakage current.
Abstract translation: 本发明涉及一种制造纳米晶体管的方法。 本发明制造纳米晶体管而不改变形成在SOI衬底上的纳米晶体管的常规方法。 此外，本发明包括在赋予底层硅衬底的区域时形成N阱和P阱，使得可以将给定电压分别施加到NMOS晶体管和PMOS晶体管。 因此，本发明可以控制阈值电压以防止泄漏电流的增加。
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公开(公告)号：KR100639971B1
公开(公告)日：2006-11-01
申请号：KR1020040108155
申请日：2004-12-17
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/66772 , H01L29/66636 , H01L29/78618
Abstract: 본 발명의 초박막의 에스오아이 모스 트랜지스터(SOI MOSFET)는, 반도체기판과, 반도체기판 위에서 중앙부를 제외한 나머지 부분이 리세스된 매몰절연막과, 리세스된 매몰절연막 위에 배치되는 초박막의 단결정실리콘막패턴과, 초박막의 단결정실리콘막패턴 위에서 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되어 구성되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트스페이서막과, 그리고 리세스된 매몰절연막 위에 배치되어 초박막의 단결정실리콘막의 하부면 중에서 리세스된 매몰절연막의 중앙부와 중첩되지 않는 하부면과 중첩되는 리세스된 소스/드레인영역을 구비한다.
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公开(公告)号：KR1020060069064A
公开(公告)日：2006-06-21
申请号：KR1020040108155
申请日：2004-12-17
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/66772 , H01L29/66636 , H01L29/78618 , H01L29/7824
Abstract: 본 발명의 초박막의 에스오아이 모스 트랜지스터(SOI MOSFET)는, 반도체기판과, 반도체기판 위에서 중앙부를 제외한 나머지 부분이 리세스된 매몰절연막과, 리세스된 매몰절연막 위에 배치되는 초박막의 단결정실리콘막패턴과, 초박막의 단결정실리콘막패턴 위에서 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되어 구성되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트스페이서막과, 그리고 리세스된 매몰절연막 위에 배치되어 초박막의 단결정실리콘막의 하부면 중에서 리세스된 매몰절연막의 중앙부와 중첩되지 않는 하부면과 중첩되는 리세스된 소스/드레인영역을 구비한다.
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公开(公告)号：KR1020050065905A
公开(公告)日：2005-06-30
申请号：KR1020030097068
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 실리콘 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
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公开(公告)号：KR100470832B1
公开(公告)日：2005-03-10
申请号：KR1020020047506
申请日：2002-08-12
Applicant: 한국전자통신연구원
IPC: H01L27/12
CPC classification number: H01L29/42384 , H01L29/458 , H01L29/7839 , H01L29/78609 , H01L29/78696
Abstract: 쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 쇼트키 장벽 관통 트랜지스터는, 기계적인 지지를 위한 기판층 위에 형성되면서 상면에 홈을 가지는 매립 절연 산화막을 포함하고, 매우 얇은 SOI(Silicon On Insulator)층이 홈 위를 가로지른다. 절연막이 홈 위 SOI층 부분을 둘러싸며, 그 절연막 위에는 홈보다 넓게 게이트가 형성되어 있다. 게이트 양측에는 실리사이드로 이루어진 소오스/드레인이 위치하며, 홈은 도전막으로 채워져 있다. 본 발명에 따르면, SOI층의 두께를 최소화하여 누설전류가 최소화되고, 게이트 아래의 SOI층 안에 형성되는 채널이 게이트와 도전막으로 완전히 둘러싸인 구조이므로 동작특성이 개선된다.
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