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    КОМАНДА ЗАЩИЩЕННОЙ ЛОГИЧЕСКОЙ ЗАГРУЗКИ И СДВИГА
    35.
    发明专利
    КОМАНДА ЗАЩИЩЕННОЙ ЛОГИЧЕСКОЙ ЗАГРУЗКИ И СДВИГА 未知

    公开(公告)号：RU2731327C1

    公开(公告)日：2020-09-01

    申请号：RU2019109551

    申请日：2018-01-03

    Applicant: IBM

    Inventor： GREINER DAN ,  SLEGEL TIMOTHY ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  PAPROTSKI VOLODYMYR ,  MITRAN MARCEL

    IPC: G06F9/30

    Abstract: Изобретениеотноситсяк средствамобеспеченияобработкив вычислительномокружении. Техническийрезультатзаключаетсяв повышениипроизводительностизадачв вычислительномокружении. Получаюткомандунавыполнениеоперациизагрузкии сдвига. Осуществляютзагрузкуданныхизместоположенияв памяти, причемместоположениев памятиобозначенопосредствомодногоилинесколькихсвязанныхс командойполей. Сдвигаютданныенавеличинусдвигадляполучениясмещенногозначения, получаютпромежуточныйрезультатс помощьюсмещенногозначения. Выполняютобнаружениезащищенногосохранения, содержащееиспользованиепромежуточногорезультатадлявыявлениятого, обозначаетликомандазащищенныйучастокпамяти, заданныйграницей, указывающейнадиапазонзащищенныхадресов, причемнаоснованиивыявлениятого, чтокомандаобозначаетзащищенныйучастокпамяти, промежуточныйрезультатнезагружаютв заданныйс помощьюкомандырегистр. 3 н. и 17 з.п. ф-лы, 20 ил.

    CACHESTRUKTUR, DIE EIN LOGISCHES VERZEICHNIS VERWENDET
    36.
    发明专利
    CACHESTRUKTUR, DIE EIN LOGISCHES VERZEICHNIS VERWENDET 未知

    公开(公告)号：DE112018003032T5

    公开(公告)日：2020-03-26

    申请号：DE112018003032

    申请日：2018-06-14

    Applicant: IBM

    Inventor： RECKTENWALD MARTIN ,  TSAI AARON ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  MAYER ULRICH

    IPC: G06F12/08

    Abstract: Hierin offenbart ist ein Verfahren zum Steuern eines Zugriffs auf einen Cachespeicher über eine effektive Adresse, die ein Markierungsfeld und ein Cachezeilen-Indexfeld aufweist. Das Verfahren weist auf: Aufteilen des Markierungsfeldes in eine erste Gruppe von Bits und eine zweite Gruppe von Bits. Die Zeilenindexbits und die erste Gruppe von Bits werden im Satzverzeichnis gesucht. Eine Satzkennung wird erzeugt, die den Satz angibt, der die jeweilige Cachezeile der effektiven Adresse enthält. Die Satzkennung, die Zeilenindexbits und die zweite Gruppe von Bits werden im Validierungsverzeichnis gesucht. Als Reaktion auf das Feststellen der Anwesenheit der Cachezeile in dem Satz auf Grundlage des zweiten Suchens wird ein Treffersignal erzeugt.

    Cachefehler-Thread-Ausgleich
    37.
    发明专利
    Cachefehler-Thread-Ausgleich 未知

    公开(公告)号：DE112018001206T5

    公开(公告)日：2019-12-05

    申请号：DE112018001206

    申请日：2018-02-27

    Applicant: IBM

    Inventor： ALEXANDER GREGORY WILLIAM ,  SONG SOMIN ,  BARRICK BRIAN D ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  FOX THOMAS WINTERS

    IPC: G06F12/12

    Abstract: Ein Prozessor mit simultanem Multithreading (SMT), der über eine gemeinsam genutzte Zuteilungs-Pipeline verfügt, beinhaltet eine erste Schaltung, die einen Cachefehler-Thread erkennt. Eine zweite Schaltung ermittelt eine erste Cache-Hierarchieebene, auf welcher der erkannte Cachefehler aufgetreten ist. Eine dritte Schaltung ermittelt eine NTC-Gruppe (Next To Complete, als Nächstes abzuschließen) in dem Thread und eine Mehrzahl von zusätzlichen Gruppen (X) in dem Thread. Die zusätzlichen Gruppen (X) werden auf Grundlage des erkannten Cachefehlers dynamisch konfiguriert. Eine vierte Schaltung ermittelt, ob etwaige Gruppen in dem Thread jünger als die ermittelte NTC-Gruppe und die Mehrzahl von zusätzlichen Gruppen (X) sind, und löscht alle ermittelten jüngeren Gruppen aus dem Cachefehler-Thread.

    Selektives Blockieren von Sprunganweisungsvorhersage
    40.
    发明专利
    Selektives Blockieren von Sprunganweisungsvorhersage 未知

    公开(公告)号：DE102013210529A1

    公开(公告)日：2013-12-19

    申请号：DE102013210529

    申请日：2013-06-06

    Applicant: IBM

    Inventor： BONANNO JAMES J ,  MAYER ULRICH ,  SAPORITO ANTHONY ,  SHUM CHUNG-LUNG K ,  SLEGEL TIMOTHY J

    IPC: G06F9/38

    Abstract: Ausführungsformen betreffen selektives Blockieren von Sprungvorhersage. Ein Aspekt weist ein computerimplementiertes Verfahren zum Durchführen selektiver Sprungvorhersage auf. Das Verfahren weist Erfassen einer Anweisung zum Blockieren von Sprungvorhersage in einem Strom von Anweisungen durch einen Prozessor und Blockieren von Sprungvorhersage an einer vorgegebenen Anzahl von Sprunganweisungen nach der Anweisung zum Blockieren von Sprungvorhersage durch den Prozessor auf der Grundlage des Erfassens der Anweisung zum Blockieren von Sprungvorhersage auf.

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