公开(公告)号：DE102012218580B4

公开(公告)日：2015-01-22

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/51 ,  H01L29/786

Abstract: Verfahren zum Fertigen eines Transistors, aufweisend: Bereitstellen eines Wafers, der eine Halbleiterschicht (14) aufweist, die eine Isolatorschicht (18) aufweist, die auf der Halbleiterschicht (14) angeordnet ist, wobei in der Isolatorschicht (14) Öffnungen (18a) ausgebildet sind, um eine Oberfläche der Halbleiterschicht (14) freizulegen, wobei jede Öffnung (18a) über einer Position in der Halbleiterschicht (14) gebildet ist, an der ein Transistorkanal (15) in der Halbleiterschicht (14) entsteht, der unter einem Gate-Stapel (20, 22) angeordnet ist; Abscheiden zumindest einer Schicht (20, 22), um die freigelegte Oberfläche der Halbleiterschicht (14) zu bedecken; und Implantieren von Kohlenstoff durch die zumindest eine Schicht (20, 22), um in einem oberen Abschnitt der Halbleiterschicht (14) einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei die Isolatorschicht (18) eine Middle-of-Line-Isolatorschicht ist, wobei die zumindest eine Schicht (20, 22) auch auf Seitenwänden der Öffnung (18a) der Middle-of-Line-Isolatorschicht gebildet ist, und wobei die zumindest eine Schicht (20, 22) aus einer Gate-Isolatorschicht und einer Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) liegt, besteht.

公开(公告)号：GB2490819B

公开(公告)日：2014-03-26

申请号：GB201213193

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L29/66 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/8234 ,  H01L21/8238

公开(公告)号：GB2495574A

公开(公告)日：2013-04-17

申请号：GB201212471

申请日：2012-07-13

Applicant: IBM

Inventor： GUO DECHAO ,  WONG KEITH KWONG HON ,  HAN SHU-JEN ,  YUAN JUN

IPC: H01L29/10 ,  H01L21/265 ,  H01L21/8238

Abstract: A method of transistor fabrication includes providing a substrate 10 that has a semiconductor layer 14 having an insulator layer 18 disposed thereon. The insulator layer has openings therein to expose a surface of the semiconductor layer, each opening corresponding to a location of what will become a transistor channel region in the semiconductor layer disposed beneath a gate stack. The method further includes depositing a high dielectric constant gate insulator layer 20 to cover the exposed surface of the semiconductor layer and sidewalls of the insulator layer, depositing a gate metal layer 22 overlying the gate insulator layer and implanting carbon into the channel region through the gate metal layer and the gate insulator layer to form, in an upper portion of the semiconductor layer, a carbon implanted region 15 having a concentration of carbon selected to establish a voltage threshold of the transistor. Alternatively, carbon implantation may be made through a screen oxide layer (30, figure 2).

公开(公告)号：DE112011100788T5

公开(公告)日：2013-02-28

申请号：DE112011100788

申请日：2011-02-24

Applicant: IBM

Inventor： WONG KEITH KWONG HON ,  SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L21/8238 ,  H01L27/092

Abstract: Eine elektrische Einheit wird mit einem Halbleiterbauelement (105) des p-Typs bereitgestellt, das über eine erste Gate-Struktur (60) verfügt, die ein Gate-Dielektrikum (10) auf einem Halbleitersubstrat (5), eine Austrittsarbeitsmetallschicht (25) des p-Typs, eine aus Titan und Aluminium bestehende Metallschicht (28) und eine aus Aluminium bestehende Metallfüllung (29) umfasst. Ein Halbleiterbauelement (100) des n-Typs befindet sich ebenfalls auf dem Halbleitersubstrat, das eine zweite Gate-Struktur umfasst, die ein Gate-Dielektrikum, eine aus Titan und Aluminium bestehende Metallschicht und eine aus Aluminium bestehende Metallfüllung umfasst. Ein Zwischenebenendielektrikum (30) befindet sich über dem Halbleitersubstrat. Das Zwischenebenendielektrikum umfasst Zwischenverbindungen (80) zu den Source- und Drain-Bereichen der Halbleiterbauelemente des p-Typs und n-Typs. Die Zwischenverbindungen bestehen aus einer Metallschicht, die aus Titan und Aluminium besteht, und einer Metallfüllung, die aus Aluminium besteht. Die vorliegende Offenbarung stellt ferner ein Verfahren zum Bilden der oben genannten Struktur bereit.

公开(公告)号：GB2490819A

公开(公告)日：2012-11-14

申请号：GB201213193

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L29/66 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/8234 ,  H01L21/8238

Abstract: An electrical device is provided with a p-type semiconductor device (105) having a first gate structure (60) that includes a gate dielectric (10) on top of a semiconductor substrate (5), a p-type work function metal layer (25), a metal layer (28) composed of titanium and aluminum, and a metal fill (29 ) composed of aluminum. An n-type semiconductor device (100) is also present, on the semiconductor substrate that includes a second gate structure that includes a gate dielectric, a metal layer composed of titanium and aluminum, and a metal fill composed of aluminum. An interlevel dielectric (30) is present over the semiconductor substrate. The interlevel dielectric includes interconnects (80) to the source and drain regions of the p-type and n-type semiconductor devices. The interconnects are composed of a metal layer composed of titanium and aluminium, and a metal fill composed of aluminum. The present disclosure also provides a method of forming the aforementioned structure.

公开(公告)号：DE102012221387B4

公开(公告)日：2019-12-24

申请号：DE102012221387

申请日：2012-11-22

Applicant: IBM

Inventor： CAO QING ,  GUO DECHAO ,  HAN SHU-JEN ,  LU YU ,  WONG KEITH KWONG HON

IPC: H01L29/78 ,  B82Y10/00 ,  H01L21/336 ,  H01L29/161 ,  H01L29/775

Abstract: Struktur, aufweisend:eine Rippenstruktur, die sich auf einem Substrat (10) befindet und eine Länge in einer Längsrichtung (L) und eine Breite (B) in einer Breitenrichtung, jeweils parallel zum Substrat (10), aufweist, und die mindestens ein Schichtpaar (30, 40) aufweist, wobei jedes Schichtpaar (30, 40) in dem mindestens einen Schichtpaar (30, 40) eine Materialschicht (30) mit einem ersten isoelektrischen Punkt, die einen ersten isoelektrischen Punkt aufweist, und eine Materialschicht (40) mit einem zweiten isoelektrischen Punkt aufweist, die einen zweiten isoelektrischen Punkt aufweist, der sich von dem ersten isoelektrischen Punkt unterscheidet; undKohlenstoff-Nanoröhren (50), die sich auf Seitenwänden in Längsrichtung der mindestens einen Materialschicht (30) mit einem ersten isoelektrischen Punkt befinden, wobei mindestens eine Materialschicht (40) mit einem zweiten isoelektrischen Punkt eine Fläche einer Kohlenstoff-Nanoröhre (50) nicht berührt, wobei jede der Kohlenstoff-Nanoröhren (50) eine Seitenwand aufweist, die eine der Seitenwände in Längsrichtung berührt.

公开(公告)号：GB2504434B

公开(公告)日：2015-07-22

申请号：GB201320100

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L27/108 ,  H01L29/417 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786 ,  H01L51/05

公开(公告)号：DE112012001732T5

公开(公告)日：2014-04-10

申请号：DE112012001732

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/336 ,  H01L27/108

Abstract: Eine Einheit und ein Verfahren zur Fertigung von Einheiten beinhaltet ein Ausbilden (202) einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat und ein Strukturieren (212) eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine halbleitende Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist. Eine dielektrische Isolationsschicht, die über dem Stapel ausgebildet wird, wird geöffnet (216), um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren. Die Vertiefungen werden geätzt (218), um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die halbleitende Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen. Ein leitfähiges Material wird in den Hohlräumen abgeschieden (224), um selbstausgerichtete Source- und Drain-Bereiche auszubilden.

公开(公告)号：DE112011102606T5

公开(公告)日：2013-06-13

申请号：DE112011102606

申请日：2011-08-18

Applicant: IBM

Inventor： WONG KEITH KWONG HON ,  GUO DECHAO

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L29/49 ,  H01L29/51

Abstract: Es wird ein Transistor hergestellt, indem eine Polysilicium-Gate-Zone über einer dotierten Zone eines Substrats entfernt wird und eine Maskenschicht über dem Substrat derart gebildet wird, dass die dotierte Zone durch eine Öffnung innerhalb der Maskenschicht frei liegt. Auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der dotierten Zone wird eine Grenzschicht abgeschieden. Eine Schicht, welche dafür geeignet ist, eine Schwellenspannung des Transistors zu verringern und/oder eine Dicke einer Inversionsschicht des Transistors zu verringern, wird auf der Grenzschicht abgeschieden. Die Schicht weist Metall auf, z. B. Aluminium oder Lanthan, welches in die Grenzschicht diffundiert, und weist auch Oxid auf, z. B. Hafniumoxid. Innerhalb der Öffnung der Maskenschicht wird ein leitfähiger Stopfen, z. B. ein Metallstopfen, gebildet. Die Grenzschicht, die Schicht auf der Grenzschicht und der leitfähige Stopfen sind eine Ersatz-Gate-Zone des Transistors.

公开(公告)号：DE102012218580A1

公开(公告)日：2013-04-18

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： YUAN JUN ,  GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

Abstract: Ein Verfahren beinhaltet ein Bereitstellen eines Wafers, der eine Halbleiterschicht aufweist, die eine Isolatorschicht aufweist, die auf der Halbleiterschicht angeordnet ist. In der Isolatorschicht werden Öffnungen ausgebildet, um eine Oberfläche der Halbleiterschicht freizulegen, wobei jede Öffnung einer Stelle entspricht, an der ein Transistorkanal in der Halbleiterschicht entsteht, der unter einem Gate-Stapel angeordnet ist. Das Verfahren beinhaltet des Weiteren ein Abscheiden einer Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, um die freigelegte Oberfläche der Halbleiterschicht und Seitenwände der Isolatorschicht zu bedecken; Abscheiden einer Gate-Metallschicht, die über der Gate-Isolatorschicht mit hoher Dielektrizitätskonstante liegt; und Implantieren von Kohlenstoff durch die Gate-Metallschicht und die darunterliegende Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, um in einem oberen Abschnitt der Halbleiterschicht einen mit Kohlenstoff implantierten Bereich auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen.