公开(公告)号：FR2981783B1

公开(公告)日：2014-05-09

申请号：FR1159445

申请日：2011-10-19

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SOUDE THIERRY

IPC: G11C16/22 ,  G06F12/16 ,  G11C7/24 ,  H01L23/58

公开(公告)号：FR2976721B1

公开(公告)日：2013-06-21

申请号：FR1155342

申请日：2011-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE

IPC: H01L23/58 ,  G06K19/073

公开(公告)号：FR2955189B1

公开(公告)日：2012-03-09

申请号：FR0957958

申请日：2009-11-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE ,  LISART MATHIEU

IPC: G06F21/62 ,  G06F21/77 ,  G06K19/073

公开(公告)号：FR2958098A1

公开(公告)日：2011-09-30

申请号：FR1001176

申请日：2010-03-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE ,  LISART MATHIEU

IPC: H03K19/003 ,  H01L23/485

Abstract: L'invention concerne un procédé de contremesure dans un microcircuit électronique (IC1, IC2, IC3), comprenant des phases de traitement successives exécutées par un circuit du microcircuit, et une étape d'ajustement d'une tension d'alimentation (vdd-Vgb1) entre des bornes d'alimentation (VS1, VS2, VS3) et de masse (LG1, LG2, LG3) du circuit, en fonction d'une valeur aléatoire générée pour la phase de traitement, à chaque phase de traitement exécutée par le circuit.

公开(公告)号：FR2955189A1

公开(公告)日：2011-07-15

申请号：FR0957958

申请日：2009-11-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE ,  LISART MATHIEU

IPC: G06F21/62 ,  G06F21/77 ,  G06K19/073

Abstract: Le composant comprend un première mémoire (MM) comportant une première partie (PI) possédant un contenu modifié avec une première entité de modification (K1) et une deuxième partie (P2) possédant un contenu modifié avec une deuxième entité (K2), un moyen de stockage (MS) configuré pour stocker la première entité (K1) de façon secrète, une mémoire non volatile (VNM) stockant une information d'entité représentative de la deuxième entité (K2) à un endroit (END) désigné par une première indication (INDK2) contenue dans ladite première partie de la première mémoire.

公开(公告)号：FR2946787A1

公开(公告)日：2010-12-17

申请号：FR0954025

申请日：2009-06-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  MERCIER JULIEN

IPC: G11C7/24 ,  G11C16/22 ,  G11C16/26

Abstract: Le dispositif de mémoire comprend un plan-mémoire (PM) comportant au moins un groupe de cellules-mémoires destinées à stocker au moins un bloc de bits (BL) comportant des bits de données et m bits de parité, et des moyens de détection d'une attaque par injection de faute comportant des moyens de lecture (ML) configurés pour lire chaque bit d'un bloc et des premiers moyens de contrôle (MCL1, CMPP10, CMPP11) configurés pour, lors de la lecture d'un bloc, effectuer un contrôle de parité à partir de la valeur lue de chaque bit de donnée et de la valeur lue de chaque bit de parité, le plan-mémoire (PM) comprend des cellules-mémoires de référence (CELRj) disposées entre certaines au moins des cellules-mémoires dudit groupe de façon à créer des paquets (PQ) séparés de m cellules-mémoires, chaque cellule-mémoire de référence stockant un bit de référence (dj) programmé à une valeur de référence susceptible d'être modifiée lors d'une attaque par injection de faute et chaque paquet de m cellules-mémoires étant destiné à stocker m bits du bloc associés, lorsque m est supérieur à 1, à des parités différentes, et les moyens de détection comprennent en outre des deuxièmes moyens de contrôle configurés pour effectuer lors de la lecture dudit bloc, un contrôle de la valeur de chaque bit de référence.

公开(公告)号：FR3059144B1

公开(公告)日：2019-05-31

申请号：FR1661346

申请日：2016-11-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  FORNARA PASCAL ,  BOUTON GUILHEM ,  LISART MATHIEU

IPC: H01L21/04 ,  H05K1/02

Abstract: Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (V1) situé entre un niveau de métallisation inférieur (M2), recouvert d'une couche d'encapsulation isolante (C1) et d'une couche isolante inter niveaux de métallisation (C2), et un niveau de métallisation supérieur (M2), et au moins une discontinuité électrique (CS3) entre au moins un via (V11) dudit niveau de vias et au moins une piste (P1) dudit niveau de métallisation inférieur, ladite au moins une discontinuité électrique comportant une couche isolante additionnelle (CS3), de composition identique à celle de la couche isolante inter niveaux de métallisation (C2), située entre ledit au moins un via (V11) et ladite au moins une piste (P10) et bordée par ladite couche d'encapsulation (C1).

公开(公告)号：FR3059145A1

公开(公告)日：2018-05-25

申请号：FR1661347

申请日：2016-11-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  FORNARA PASCAL ,  BOUTON GUILHEM ,  LISART MATHIEU

IPC: H01L21/04 ,  H05K1/02

Abstract: Circuit intégré, comprenant au-dessus d'un substrat semiconducteur (SB) une multitude de plots électriquement conducteurs situés respectivement entre des zones de composants du circuit intégré et un premier niveau de métallisation du circuit intégré et enrobés dans une région isolante (RIS2), ladite multitude de plots comportant des premiers plots (PLT1) en contact électrique avec des premières zones de composant correspondantes (Z1) et au moins un deuxième plot non en contact électrique avec une deuxième zone de composant correspondante (Z2), de façon à former au moins une discontinuité électrique.

公开(公告)号：FR2998419B1

公开(公告)日：2015-01-16

申请号：FR1261066

申请日：2012-11-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： WUIDART SYLVIE ,  LISART MATHIEU ,  SARAFIANOS ALEXANDRE

IPC: H01L23/58 ,  G06F21/55 ,  G06K19/073 ,  H01L23/552

公开(公告)号：FR2976722B1

公开(公告)日：2013-11-29

申请号：FR1155343

申请日：2011-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE ,  GAGLIANO OLIVIER ,  MANTELLI MARC

IPC: H01L23/58 ,  G06K19/073