公开(公告)号：FR3000838B1

公开(公告)日：2015-01-02

申请号：FR1350097

申请日：2013-01-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DALLE-HOUILLIEZ HELENE

IPC: H01L21/3205 ,  H01L21/3215 ,  H01L21/8242

公开(公告)号：FR3000842A1

公开(公告)日：2014-07-11

申请号：FR1350133

申请日：2013-01-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L29/732 ,  G11C11/21

Abstract: L'invention concerne un circuit intégré comprenant un transistor (T1) comprenant des première et seconde bornes de conduction et une borne de commande. Le circuit intégré comprend en outre une pile composée d'une première couche diélectrique (13), d'une couche conductrice (14) et d'une seconde couche diélectrique (15), la première borne de conduction comprenant une première région de semi-conducteur (R1) formée dans la première couche diélectrique (13), la borne de commande comprenant une seconde région de semi-conducteur (R2) formée dans la couche conductrice (14), et la seconde borne de conduction comprenant une troisième région de semi-conducteur (R3) formée dans la seconde couche diélectrique (15).

公开(公告)号：FR2987696A1

公开(公告)日：2013-09-06

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de lecture et d'écriture de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31,ST32), comprenant les étapes consistant à : appliquer une tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST31) d'une cellule mémoire, appliquer une tension de lecture (Vread) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT31) de la cellule mémoire, appliquer la tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST32) d'une seconde cellule mémoire (C32) connectée à la même ligne de bit (BL), et appliquer une tension d'inhibition (Vinh) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT32) de la seconde cellule mémoire, pour maintenir le transistor dans un état bloqué.

公开(公告)号：FR2986356A1

公开(公告)日：2013-08-02

申请号：FR1250787

申请日：2012-01-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SOUDE THIERRY ,  SARAFIANOS ALEXANDRE ,  LA ROSA FRANCESCO

IPC: H01L23/58 ,  G06K19/073

Abstract: L'invention concerne un circuit intégré comprenant : un substrat semiconducteur (62) d'un premier type de conductivité en surface duquel est défini au moins un caisson d'un deuxième type de conductivité (66) délimité latéralement, sur deux parois opposées, par des régions du premier type de conductivité (68) ; au moins une région du deuxième type de conductivité (70) qui s'étend dans le substrat semiconducteur (62) sous le caisson (66) ; et un système de détection d'une variation de la résistance du substrat (62) entre chaque association de deux régions du premier type de conductivité (68) adjacentes.

公开(公告)号：FR3108782A1

公开(公告)日：2021-10-01

申请号：FR2002929

申请日：2020-03-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: H01L23/58 ,  H01L27/07

Abstract: Système comprenant un dispositif de fonction physiquement non clonable (DIS), ledit dispositif (DIS) comprenant : -un premier ensemble (1) de cellules-mémoires non volatiles (CEL) possédant chacune un transistor de sélection enterré dans un substrat semi-conducteur et un transistor d’état du type à appauvrissement ayant une grille de commande et une grille flottante électriquement connectées, les transistors d’état ayant des tensions de seuils effectives respectives appartenant à une distribution aléatoire commune, et- des moyens de traitement (MT) configurés pour délivrer à une interface de sortie (INTS) du dispositif, un groupe de données de sortie (SD) à partir d’une lecture des tensions de seuil effectives des transistors d’état des cellules-mémoires dudit premier ensemble. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3072841A1

公开(公告)日：2019-04-26

申请号：FR1759914

申请日：2017-10-20

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORT JIMMY ,  BORREL NICOLAS ,  LA ROSA FRANCESCO

IPC: H03K17/22 ,  H03K17/30

Abstract: Circuit électronique comportant une borne d'alimentation configurée pour recevoir une tension d'alimentation, une première borne de sortie et une borne de référence destinée à recevoir une tension de référence, et comportant un dispositif de surveillance de la tension d'alimentation, comportant un cœur de générateur de tension de bande interdite comprenant une première borne et une deuxième borne couplées à la borne d'alimentation par l'intermédiaire d'un module d'alimentation en courant, et des moyens de contrôle connectés aux deux bornes du cœur et configurés pour délivrer un signal de contrôle sur la première borne de sortie ayant un premier état lorsque la tension d'alimentation augmente et reste inférieure à un premier seuil, et un deuxième état lorsque la tension d'alimentation devient supérieure ou égale au premier seuil.

公开(公告)号：FR3059458A1

公开(公告)日：2018-06-01

申请号：FR1661500

申请日：2016-11-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C16/04 ,  H01L27/115

Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.

公开(公告)号：FR3012673B1

公开(公告)日：2017-04-14

申请号：FR1360743

申请日：2013-10-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (C ) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

公开(公告)号：FR3025649A1

公开(公告)日：2016-03-11

申请号：FR1458431

申请日：2014-09-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C16/02 ,  H01L29/788

Abstract: L'invention concerne un procédé de commande d'une mémoire comprenant des cellules mémoire jumelles (C11, C12) formées dans un substrat semi-conducteur (PW), chaque cellule mémoire comprenant un transistor à grille flottante (FGT) comportant une grille de contrôle d'état (CG), en série avec un transistor de sélection (ST) comportant une grille de contrôle de sélection (SGC) verticale, commune aux deux cellules mémoire, et une source connectée à une ligne de source (n0) enterrée, commune aux cellules mémoire, les drains des transistors à grille flottante d'une paire de cellules mémoire jumelles étant connectés à une même ligne de bit (BL), le procédé comprenant une étape de commande d'une cellule mémoire de manière à la rendre passante pour relier la ligne de source à une ligne de bit (BL, MBL, PBL) reliée à la masse, pendant une étape de programmation ou de lecture d'une autre cellule mémoire.

公开(公告)号：FR3025353A1

公开(公告)日：2016-03-04

申请号：FR1458239

申请日：2014-09-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G11C5/00 ,  G11C7/00 ,  H01L21/8239

Abstract: L'invention concerne une mémoire non volatile (MEM2) comprenant des lignes de bit (BLj, BLj+1), un premier secteur (SO) effaçable par page comprenant des cellules mémoire d'un premier type (Mi,j, Mi,j+1), et un second secteur (S1) effaçable par mot ou par bit comprenant des cellules mémoire d'un second type (Ci-n,j/2). Les cellules mémoire du premier type comprennent un seul transistor à grille flottante (Ti,j, Ti,j+1) et les cellules mémoire du second type (Ci-n,j/2, Ci-n-1,j/2) comprennent un premier transistor à grille flottante (TRi-n,j/2) et un second transistor à grille flottante (TEi-n,j/2) dont les grilles flottantes sont reliées électriquement, le second transistor à grille flottante d'une cellule mémoire du second type permettant d'effacer individuellement la cellule mémoire.