公开(公告)号：FR2872356A1

公开(公告)日：2005-12-30

申请号：FR0406952

申请日：2004-06-25

Applicant: ST MICROELECTRONICS SA

Inventor： CLERC SYLVAIN ,  ROCHE PHILIPPE ,  JAQUET FRANCOIS

IPC: G11C11/412 ,  H03K3/037 ,  H03K3/356 ,  H03K19/094

Abstract: L'invention concerne un circuit bistable comprenant un premier inverseur (I1) et un circuit d'inversion capacitif dont une entrée est connectée à une sortie (S) du premier inverseur (I1).Selon l'invention, le circuit d'inversion capacitif comprend un moyen pour isoler (INT ; T3, T4) une sortie du circuit d'inversion capacitif d'une entrée (E) du premier inverseur (I1) lorsque le dit moyen d'isolation reçoit une signal de validation (GATE) actif, ou pour connecter la dite sortie du circuit d'inversion capacitif à l'entrée (E) du premier inverseur (I1) sinon.L'invention concerne également une bascule latch et une bascule flip-flop comprenant un circuit bistable selon l'invention.

公开(公告)号：FR3101449B1

公开(公告)日：2021-10-15

申请号：FR1910707

申请日：2019-09-27

Applicant: ST MICROELECTRONICS SA

Inventor： GOMEZ GOMEZ RICARDO ,  CLERC SYLVAIN

IPC: G06F11/16

Abstract: Détection et correction d'erreurs La présente description concerne un procédé de détection et de correction d'erreurs comprenant la comparaison d'au moins trois dispositifs (100A, 100B, 100C) identiques comprenant chacun au moins une chaîne (103A, 103B, 103C) de données de test, comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B, 103C) desdits au moins trois dispositifs (100A, 100B, 100C) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne (103A, 103B, 103C) ; et (c) le résultat de la comparaison de l'étape (a) est écrit en première position dans ladite chaîne (103A, 103B, 103C), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test desdites chaînes (103A, 103B, 103C) sont comparées. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3088437A1

公开(公告)日：2020-05-15

申请号：FR1871518

申请日：2018-11-14

Applicant: ST MICROELECTRONICS SA

Inventor： CLERC SYLVAIN

IPC: G01R31/28 ,  H03K5/13

Abstract: La présente description concerne un circuit de génération d'une durée de référence (30) d'un chemin critique d'un dispositif électronique (10), comprenant au moins une cellule mémoire (32-C ).

公开(公告)号：FR2922386A1

公开(公告)日：2009-04-17

申请号：FR0758346

申请日：2007-10-16

Applicant: ST MICROELECTRONICS SA

Inventor： LASBOUYGUES BENOIT ,  CLERC SYLVAIN ,  ARTIERI ALAIN ,  ZOUNES THOMAS ,  JACQUET FRANCOIS

IPC: H03K5/05

Abstract: L'invention concerne un générateur d'impulsions de synchronisation destinées à au moins deux registres, comprenant une première entrée (CK) destinée à recevoir un signal d'horloge et au moins une sortie (CP) destinée à fournir les impulsions sur l'entrée d'horloge desdits registres, caractérisé en ce qu'il comporte au moins une deuxième entrée (SETH) destinée à recevoir un signal de forçage de la sortie, indépendamment du signal d'horloge, pour rendre transparents lesdits registres.

公开(公告)号：FR2877164B1

公开(公告)日：2007-01-19

申请号：FR0411388

申请日：2004-10-26

Applicant: ST MICROELECTRONICS SA

Inventor： CLERC SYLVAIN

IPC: H03K3/356

公开(公告)号：FR2877164A1

公开(公告)日：2006-04-28

申请号：FR0411388

申请日：2004-10-26

Applicant: ST MICROELECTRONICS SA

Inventor： CLERC SYLVAIN

IPC: H03K3/356

Abstract: Un dispositif (DIS) de bascule déclenchée sur les fronts d'un signal d'horloge possédant un mode actif dans lequel elle est électriquement alimentée et un mode inactif, comprend une chaîne d'inverseurs (CH) commandée par ledit signal d'horloge (HL), des moyens de stockage aptes à stocker l'état de la bascule dans son mode actif et des moyens de rétention aptes à stocker l'état de la bascule dans son mode inactif. Ladite bascule comprend une structure bistable (BIS) alimentée en continu intégrant les moyens de rétention ainsi qu'une partie des moyens de stockage, ladite structure bistable (BIS) comprenant un unique commutateur d'isolation (INT4) connecté sur ladite chaîne d'inverseurs (CH) et commandé par un signal logique de veille (VE) représentatif du mode actif ou inactif.