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公开(公告)号：CN119032347A
公开(公告)日：2024-11-26
申请号：CN202380034197.8
申请日：2023-04-10
Applicant: 株式会社半导体能源研究所
Abstract: 提供一种电路规模小且功耗得到降低的半导体装置。本发明是一种包括第一至第四单元、第一、第二电路以及第一至第四电流生成电路的半导体装置。第一单元通过第一布线及第一电流生成电路与第三单元电连接，并通过第二布线与第一电路电连接。第二单元通过第三布线及第二电流生成电路与第四单元电连接，并通过第四布线与第二电路电连接。第三单元通过第三电流生成电路及第四布线与第二单元电连接。第四单元通过第四电流生成电路及第二布线与第一单元电连接。注意，第一、第二电流生成电路被用作电流镜电路，第三、第四电流生成电路被用作函数类运算电路。在第一、第二单元中进行积运算，在第三、第四单元中保持该运算结果。
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公开(公告)号：CN117581289A
公开(公告)日：2024-02-20
申请号：CN202280046663.X
申请日：2022-06-30
Applicant: 株式会社半导体能源研究所
IPC: G09G3/3233
Abstract: 提供一种新颖电子设备。该电子设备包括显示装置、运算部以及视线检测部，显示装置包括功能电路及被分割为多个副显示部的显示部。视线检测部具有检测用户的视线的功能。运算部具有利用视线检测部的检测结果将多个副显示部的每一个分配为第一区域或第二区域的功能。第一区域具有与注视点重叠的区。功能电路具有使第二区域的驱动频率低于第一区域的驱动频率的功能。
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公开(公告)号：CN114175249A
公开(公告)日：2022-03-11
申请号：CN202080054266.8
申请日：2020-07-31
Applicant: 株式会社半导体能源研究所
IPC: H01L27/11519 , G11C11/40 , H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 提供一种可靠性高的存储装置。延伸在第一方向上的第一导电体的侧面从第一导电体一侧看时依次设置有第一绝缘体、第一半导体、第二绝缘体、第二半导体以及第三绝缘体。第一导电体具有隔着第一绝缘体、第一半导体、第二绝缘体、第二半导体及第三绝缘体与第二导电体重叠的第一区域、以及隔着第一绝缘体、第一半导体、第二绝缘体、第二半导体及第三绝缘体与第三导电体重叠的第二区域。在第二区域中，包括第一绝缘体和第一半导体之间的第四导电体。
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公开(公告)号：CN110537369A
公开(公告)日：2019-12-03
申请号：CN201880025822.1
申请日：2018-04-09
Applicant: 株式会社半导体能源研究所
Abstract: 提供一种从低分辨率的图像数据生成高分辨率的图像数据的图像处理方法及一种通过该图像处理方法工作的图像接收装置。本发明的一个方式是一种从低分辨率的图像数据生成高分辨率的图像数据的图像处理方法，其中，通过分割低分辨率的图像数据来生成多个第一图像数据，将多个第一图像数据的相邻的两个中的一个作为第二图像数据，将另一个作为第三图像数据，通过由像素数据补充第二图像数据的周围来生成第四图像数据，像素数据包括第三图像数据的一部分，进行将第四图像数据作为输入的卷积神经网络，卷积神经网络输出第五图像数据，并且，通过结合多个第五图像数据来生成高分辨率的图像数据。此外，本发明的一个方式是一种通过该图像处理方法工作的图像接收装置。
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公开(公告)号：CN105590964B
公开(公告)日：2019-01-04
申请号：CN201510993428.5
申请日：2011-01-13
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L21/34
Abstract: 本发明涉及一种半导体装置。所公开的发明的目的之一是提供一种维持良好的特性并实现微型化的使用氧化物半导体的半导体装置。半导体装置包括：氧化物半导体层；与氧化物半导体层接触的源电极及漏电极；与氧化物半导体层重叠的栅电极；设置在氧化物半导体层与栅电极之间的栅极绝缘层；以及以与氧化物半导体层接触的方式设置的绝缘层，其中，氧化物半导体层在其侧表面与源电极或漏电极接触，并且在其上表面隔着绝缘层与源电极或漏电极重叠。
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Patent Agency Ranking
公开(公告)号：CN101840936B
公开(公告)日：2014-10-08
申请号：CN201010118843.3
申请日：2010-02-03
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L21/336
CPC classification number: H01L29/7869 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L27/1225
Abstract: 本发明涉及包括晶体管的半导体装置及其制造方法。本发明的目的之一在于在具有氧化物半导体层的晶体管或具有该晶体管的半导体装置中抑制电特性的退化。在将氧化物半导体用作沟道层的晶体管中，接触于氧化物半导体层的表面地设置有p型硅层。另外，至少接触于氧化物半导体层中的形成沟道的区域地设置有p型硅层，而且接触于氧化物半导体层中的不设置有p型硅层的区域地设置有源电极层及漏电极层。
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公开(公告)号：CN101034719B
公开(公告)日：2013-02-06
申请号：CN200710085729.3
申请日：2007-03-08
Applicant: 株式会社半导体能源研究所
Inventor： 乡户宏充
IPC: H01L29/786 , H01L27/12 , H01L21/336 , H01L21/84
CPC classification number: H01L29/66757 , H01L27/1255 , H01L29/78675
Abstract: 本发明的目标是减小半导体膜内沟道形成区域的边缘部分的特性对晶体管特性的影响。岛状半导体膜形成于衬底上，且设于该岛状半导体膜上的形成栅电极的导电膜形成于该半导体膜上，栅极绝缘膜夹置于其间。在该半导体膜中设有沟道形成区域、形成源极区域或者漏极区域的第一杂质区域、以及第二杂质区域。该沟道形成区域设于与横过该岛状半导体膜的栅电极交叠的区域，该第一杂质区域设为毗邻该沟道形成区域，且该第二杂质区域设为毗邻该沟道形成区域和该第一杂质区域。该第一杂质区域和第二杂质区域设为具有不同的电导率，该第二杂质区域和该沟道形成区域形成为具有不同的电导率，或者在具有相同电导率时具有与第二杂质区域及沟道形成区域不同的杂质元素浓度。
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公开(公告)号：CN102782822A
公开(公告)日：2012-11-14
申请号：CN201180013014.1
申请日：2011-02-14
Applicant: 株式会社半导体能源研究所
IPC: H01L21/336 , H01L21/8234 , H01L27/08 , H01L27/088 , H01L29/786
CPC classification number: G06F15/7832 , H01L27/1225 , H01L29/1033 , H01L29/7869
Abstract: 所公开的半导体装置，包括：绝缘层；嵌入在绝缘层中的源电极和漏电极；接触于绝缘层、源电极和漏电极的氧化物半导体层；覆盖氧化物半导体层的栅极绝缘层；以及栅极绝缘层上的栅电极。接触于氧化物半导体层的绝缘层的上表面的均方根（RMS）粗糙度是1nm以下。绝缘层的上表面与源电极的上表面有高度差，以及绝缘层的上表面与漏电极的上表面有高度差。优选高度差为5nm以上。本结构有助于抑制半导体装置的缺陷且实现其微型化。
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公开(公告)号：CN102687275A
公开(公告)日：2012-09-19
申请号：CN201180005276.3
申请日：2011-01-13
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L21/28 , H01L21/8242 , H01L27/108 , H01L29/417
CPC classification number: H01L29/7869
Abstract: 所公开的发明的目的之一是提供一种维持良好的特性并实现微型化的使用氧化物半导体的半导体装置。一种半导体装置，包括：氧化物半导体层；与氧化物半导体层接触的源电极及漏电极；与氧化物半导体层重叠的栅电极；设置在氧化物半导体层与栅电极之间的栅极绝缘层；以及以与氧化物半导体层接触的方式设置的绝缘层，其中，氧化物半导体层在其侧表面与源电极或漏电极接触，并且在其上表面隔着绝缘层与源电极或漏电极重叠。
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公开(公告)号：CN102246310A
公开(公告)日：2011-11-16
申请号：CN200980150030.8
申请日：2009-11-17
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786
CPC classification number: H01L29/78696 , H01L27/12 , H01L29/04
Abstract: 减少利用栅电极对半导体层进行遮光的底栅型薄膜晶体管的截止电流。一种薄膜晶体管包括：栅电极层；第一半导体层；设置在所述第一半导体层上并与其接触的第二半导体层；在所述栅电极层和所述第一半导体层之间并与它们接触的栅极绝缘层；接触于所述第二半导体层的杂质半导体层；以及部分地接触于所述杂质半导体层和所述第一及第二半导体层的源电极层及漏电极层。由所述栅电极层覆盖所述第一半导体层在栅电极层一侧上的整个表面，并且所述第一半导体层和所述源电极层及漏电极层接触的部分的势垒为0.5eV以上。
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