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公开(公告)号：KR1019990074111A
公开(公告)日：1999-10-05
申请号：KR1019980007499
申请日：1998-03-06
Applicant: 삼성전자주식회사
Inventor： 박종우
IPC: D06F35/00
Abstract: 본 발명은, 세탁기용 세탁볼에 관한 것으로서, 강성체로 형성된 구형의 본체와; 상기 본체의 외주면에 적층되며, 탄성변형이 가능한 연질의 외피층을 포함하는 것을 특징으로 한다. 이에 의하여, 세탁시 세탁물과 함께 섞여 유동함에 따라 세탁물들이 서로 엉키는 것을 방지할 뿐만 아니라 세탁물과 접촉되는 부위가 연질로 형성되어 세탁물과의 접촉성이 증대됨에 따라 세탁성능을 향상시킬 수 있다.
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公开(公告)号：KR1019960019711A
公开(公告)日：1996-06-17
申请号：KR1019940032137
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/10844 , H01L27/10805 , H01L27/10808
Abstract: 매몰비트라인 DRAM셀및 그제조방법이개시되어있다. 소자분리를위한반도체기판내의종방향트랜치내부에매몰되어형성된비트라인, 상기비트라인에수직방향으로상기기판상에형성된게이트상기게이트를둘러싸도록형성된제1절연층, 상기게이트의양쪽에형성된트랜지스터의소오스및 드레인, 상기제1절연층사이에형성되고, 상기드레인과상기매몰된비트라인을접속하는비트라인콘택, 및상기제1절연층사이에형성되고, 상기소오스와스토리지전극을연결하기일해형성된매몰콘택을구비하는것을특징으로하는매몰비트라인 DRAM셀을제공한다. 상기구조에의하면, 종래 BBL셀에서발생되던게이트와비트라인사이의미스얼라인문제나열공정에과다하게노출되는문제를해결할수 있으며, 디자인룰 상의마진을향상시킬수 있다.
Abstract translation: 掩埋位线中公开了一种DRAM单元及其制造方法。 形成在第一绝缘层被埋在用于器件隔离的半导体衬底中的纵向沟槽内的两侧形成位线，以便在垂直方向上的位线被形成为围绕形成在所述衬底上的栅极上的栅极，所述栅极晶体管 在源极和漏极，所述第一绝缘层之间形成的，在所述位线触点之间形成用于连接埋入式位线和漏极，以及第一绝缘层，工作的形成有用于连接源极和存储电极 它提供了一个掩埋位线DRAM单元，包括：一个掩埋接触。 利用上述结构，并且可以解决过度暴露错过传统发电此栅极和在细胞中的位线BBL的释放之间所列过程的对准问题的问题，它可以提高设计规则的边缘。
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公开(公告)号：KR1019960005570B1
公开(公告)日：1996-04-26
申请号：KR1019920023802
申请日：1992-12-10
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: The method includes the steps of forming insulating layers(25,26,29) on the overall surface of a semiconductor substrate(21) on which a transistor is formed, forming a first conductive layer(30) on the insulating layers, forming a planarization layer(31) on the first conductive layer(30), forming a buried contact on the source of the transistor through photolithography, forming a second conductive layer(34) on the substrate and patterning it by using a photoresist(35) pattern into a capacitor storage electrode pattern, removing the planarization layer(31), baking the photoresist pattern, patterning the first conductive layer into the capacitor storage electrode pattern, removing the photoresist pattern(35), forming a dielectric layer(36) on the storage electrode, and forming a plate electrode(37) on the dielectric layer.
Abstract translation: 该方法包括在其上形成晶体管的半导体衬底（21）的整个表面上形成绝缘层（25,26,29）的步骤，在绝缘层上形成第一导电层（30），形成平坦化 在第一导电层（30）上的层（31），通过光刻在晶体管的源极上形成掩埋接触，在衬底上形成第二导电层（34），并通过使用光致抗蚀剂（35）图案将其图案化 电容器存储电极图案，去除平坦化层（31），烘烤光致抗蚀剂图案，将第一导电层图案化成电容器存储电极图案，去除光致抗蚀剂图案（35），在存储电极上形成介电层（36） 以及在所述电介质层上形成平板电极（37）。
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公开(公告)号：KR1020080076102A
公开(公告)日：2008-08-20
申请号：KR1020070015591
申请日：2007-02-14
Applicant: 삼성전자주식회사
CPC classification number: H04N1/00405 , H04N1/00488 , H04N2201/0094
Abstract: An image forming apparatus for visually impaired people and an image forming method of the apparatus are provided to convert sound switched information contained in the document into sound data and to output the sound data for allowing the people to check the contents of the document and to shorten the time for searching the image data. A fax transmission process of an image forming apparatus comprises the steps of; receiving a fax number(S110), scanning documents and generating image data(S111), judging whether a sound attached signal for visually impaired people is inputted(S112), converting sound switched information contained in the document into sound data and outputting the sound data(S113), inputting whether the image data is transferred(S116), transferring the image data to a fax receiving device(S117), and displaying a transferred result of the image data(S118).
Abstract translation: 用于视觉障碍者的图像形成装置和该装置的图像形成方法被提供以将包含在文档中的声音切换信息转换成声音数据并输出声音数据，以允许人们检查文档的内容并缩短 搜索图像数据的时间。 图像形成装置的传真发送处理包括以下步骤： 接收传真号码（S110），扫描文件并生成图像数据（S111），判断是否输入了视觉障碍者的声音附加信号（S112），将包含在文档中的声音切换信息转换为声音数据并输出声音数据 （S113），输入图像数据是否被传送（S116），将图像数据传送到传真接收装置（S117），并显示图像数据的传送结果（S118）。
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公开(公告)号：KR100618807B1
公开(公告)日：2006-08-31
申请号：KR1020000072130
申请日：2000-11-30
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 표면 채널형 PMOS 트랜지스터와 NMOS 트랜지스터가 함께 존재하는 이중 게이트 폴리 구조를 가지면서, 셀프 얼라인 컨텍 형성이 가능한, 디램(DRAM) 소자와 로직(logic) 소자가 융합된 반도체 소자의 본 발명에 따른 제조방법은 제1게이트 절연막, 제2게이트 절연막, 게이트 도전막, 제3게이트 절연막을 순차적으로 형성하고, 제2게이트 절연막에 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위한 P+ 및 N+ 이온이 선택적으로 주입된 게이트 스택을 형성하는 단계, 게이트 스택 상에 포토레지스트막 패턴을 형성하고, 포토레지스트막 패턴을 마스크로 게이트 스택을 식각하여 트랜지스터의 게이트를 형성하는 단계, 게이트의 양측벽에 질화막으로 이루어진 스페이서를 형성하는 단계 및 스페이서가 형성된 결과물 전면에 산화막을 형성한 후 패터닝하여 게이트 사이의 산화막을 노출하고, 노출된 산화막을 셀프 얼라인 방법으로 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고, 치밀한 막질의 게이트 절연막과 불소 함유가 적은 DCS-WSix막을 이용하여 게이트를 형성함으로써, 보론(B)이 반도체 기판으로 침투되는 것을 최소화 할 수 있다. 따라서, 보론 침투에 의해 PMOS 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100597619B1
公开(公告)日：2006-07-06
申请号：KR1019990018655
申请日：1999-05-24
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: MDL(Merged Dram and Logic) 제조시 SBL용 절연막을 서로 다른 식각 선택비를 갖는 "산화막/질화막"의 적층 구조로 가져가 주므로써, 공정 진행상의 어려움(예컨대, 정확한 에치 타임 조절의 어려움)없이도 충분한 에치 마진(etch margin)을 확보할 수 있도록 하여 선택적 실리사이드막 형성시 절연막 테일로 인해 야기되던 로직 형성부에서의 공정 불량 발생을 막을 수 있도록 한 반도체 소자 제조방법이 개시된다. 이를 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극의 양 측벽에 질화막 재질의 스페이서를 형성하는 공정과; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과; 상기 결과물 전면에 서로 다른 식각 선택비를 갖는 "산화막/질화막" 적층 구조의 SBL용 절연막을 형성하는 공정과; 상기 게이트 전극 상단에 상기 절연막을 이루는 상기 산화막만이 잔존되도록, 상기 질화막을 충분한 두께 식각처리하여 디램 셀 형성부의 액티브 영역 상에만 상기 질화막을 잔존시키는 공정과; 상기 질화막이 잔존되지 않은 부분의 상기 산화막을 제거하는 공정; 및 표면이 노출된 디램 셀 형성부의 상기 게이트 전극 및 로직 형성부의 상기 게이트 전극과 상기 액티브 영역 상에 각각 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
Abstract translation: MDL（合并DRAM和逻辑），用于绝缘为SBL膜彼此＆QUOT具有不同的蚀刻选择性的制造;氧化物膜/氮化物膜＆QUOT; meurosseo采取的过程进展的主要困难的叠层结构（即G.，精确的蚀刻时间控制的难度） 一种制造半导体器件的方法中，公开为足以阻止缺陷的蚀刻工艺裕度在形成剥离部分发生造成选择性硅化物膜在所述绝缘膜被形成在逻辑由于尾，以确保（蚀刻余量）没有。 根据本发明，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成栅电极; 在栅电极的两个侧壁上形成氮化物膜的隔离物; 在栅电极两侧边缘侧的衬底中形成源极和漏极的有源区; “氧化膜/氮化膜”在所得产品的整个表面上具有不同的蚀刻选择比。 形成具有层压结构的用于SBL的绝缘膜; 顶部上的栅电极的步骤中，仅在氧化膜形成绝缘膜，使得剩余的，剩余的氮化物膜和氮化物膜厚度充分的蚀刻过程中只形成的DRAM单元的有源区; 在不存在氮化物膜的部分去除氧化物膜; 和所述栅电极，以及形成逻辑的所述栅电极和暴露有源区制造由硅化物工艺的半导体器件上形成的形成DRAM单元的膜的每一种方法的表面上。
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公开(公告)号：KR1020020046827A
公开(公告)日：2002-06-21
申请号：KR1020000077170
申请日：2000-12-15
Applicant: 삼성전자주식회사
IPC: H01L29/786
Abstract: PURPOSE: A fabrication method of an LDD(Lightly Doped Drain) transistor is provided to generate an LDD region without an influence to a field oxide and to reduce a mask processing by using a PE-SiON(Plasma Enhanced Silicon OxiNitride) and an NAE(New Anti-Reflection Layer Etchant) as an etching solution. CONSTITUTION: A fabrication method of an LDD transistor comprises a first step depositing a PE-SiON, a second step generating spacers(42) defining LDD regions by etching the PE-SiON, a third step performing an ion implantation for forming source/drain regions(40) after performing the second step, a fourth step completely etching the spacers(42) after performing the third step, and a fifth step performing another ion implantation for generating LDD regions. At this point, the two-step etch processes are performed with an NAE as an etching solution.
Abstract translation: 目的：提供LDD（轻掺杂漏极）晶体管的制造方法以产生不影响场氧化物的LDD区，并且通过使用PE-SiON（等离子增强硅氮化物）和NAE（等离子体增强硅氮化物）来减少掩模处理 新的抗反射层蚀刻剂）作为蚀刻溶液。 构成：LDD晶体管的制造方法包括沉积PE-SiON的第一步骤，通过蚀刻PE-SiON产生限定LDD区域的间隔物（42）的第二步骤，执行用于形成源极/漏极区域的离子注入的第三步骤 （40），第四步骤是在执行第三步骤之后完全蚀刻间隔物（42），以及第五步骤，进行用于产生LDD区域的另一种离子注入。 此时，以NAE作为蚀刻溶液进行两步蚀刻处理。
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公开(公告)号：KR100278654B1
公开(公告)日：2001-02-01
申请号：KR1019980008357
申请日：1998-03-12
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 디램소자의 셀 커패시터 형성방법에 관한 것으로, 반도체기판 상에 층간절연막을 형성하고, 층간절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 제1 매몰콘택홀을 형성한다. 제1 매몰콘택홀 내에 플러그 패턴을 형성한 다음, 결과물 전면에 식각저지막을 형성한다. 식각저지막을 패터닝하여 플러그 패턴의 상부직경보다 작은 직경을 갖고 플러그 패턴의 소정영역을 노출시키는 제2 매몰콘택홀을 형성한다. 계속해서, 제2 매몰콘택홀을 덮는 스토리지 전극을 형성한다. 또한, 제1 매몰콘택홀은 층간절연막 및 제1 식각저지막을 순차적으로 형성한 다음, 제1 식각저지막 및 층간절연막을 연속적으로 패터닝함으로써 형성되어질 수도 있다. 이때, 제1 매몰콘택홀을 채우는 플러그 패턴을 형성하고, 그 결과물 전면에 제2 식각저지막을 형성한다. 그리고, 제2 식각저지막을 패터닝하여 플러그 패턴의 소정영역을 노출시키는 제2 매몰콘택홀을 형성한다. 이어서, 제2 매몰콘택홀을 덮는 스토리지 전극을 형성한다.
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公开(公告)号：KR1020000074511A
公开(公告)日：2000-12-15
申请号：KR1019990018511
申请日：1999-05-21
Applicant: 삼성전자주식회사
IPC: H01L27/08
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to guarantee an adequate process margin without an additional photo etch process in forming a selective silicide layer of a merged dynamic random access memory and logic(MDL). CONSTITUTION: A gate electrode(104) with a spacer(106) is formed on a semiconductor substrate(100). An active region for a source/drain is formed in the substrate on both edges of the gate electrode. An etch stop layer(108) and an insulating layer(110) for a silicide blocking layer(SBL) are sequentially formed on the resultant structure. A part of the insulating layer is etched to have the insulating layer with a predetermined thickness on the gate electrode. The first photoresist layer pattern is formed in a dynamic random access memory(DRAM) cell formation portion to open a logic formation portion. The insulating layer and etch stopper layer are sequentially etched by using the first photoresist layer pattern as a mask, and the first photoresist layer pattern is eliminated. The second photoresist layer pattern is formed in the logic formation portion on the substrate to open the DRAM cell formation portion. After the insulating layer is etched by using the second photoresist layer pattern as a mask to expose the surface of the etch stopper layer in an upper part of the gate electrode, a surface exposing portion of the etch stopper layer is eliminated. Impurities are injected into the gate electrode in the DRAM cell formation portion, and the second photoresist layer pattern is eliminated.
Abstract translation: 目的：提供一种用于制造半导体器件的方法，以在形成合并的动态随机存取存储器和逻辑（MDL）的选择性硅化物层的情况下保证足够的工艺余量，而无需额外的光蚀刻工艺。 构成：在半导体衬底（100）上形成具有间隔物（106）的栅电极（104）。 用于源极/漏极的有源区域形成在栅电极的两个边缘上的衬底中。 在所得结构上顺序地形成用于硅化物阻挡层（SBL）的蚀刻停止层（108）和绝缘层（110）。 蚀刻绝缘层的一部分，以在栅电极上具有预定厚度的绝缘层。 第一光致抗蚀剂图案形成在动态随机存取存储器（DRAM）单元形成部分中以打开逻辑形成部分。 通过使用第一光致抗蚀剂层图案作为掩模来顺序蚀刻绝缘层和蚀刻停止层，并且消除第一光致抗蚀剂层图案。 第二光致抗蚀剂图案形成在基板上的逻辑形成部分中以打开DRAM单元形成部分。 在通过使用第二光致抗蚀剂层图案作为掩模蚀刻绝缘层以暴露栅电极的上部中的蚀刻停止层的表面之后，消除蚀刻停止层的表面暴露部分。 杂质被注入DRAM单元形成部分中的栅电极，并且第二光致抗蚀剂图案被去除。
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