公开(公告)号：KR1020050112394A

公开(公告)日：2005-11-30

申请号：KR1020040037463

申请日：2004-05-25

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  최정달 ,  이정영 ,  김현석

IPC: H01L27/04

CPC classification number: H01L27/115 ,  H01L27/0629 ,  H01L27/11521 ,  H01L27/11524 ,  Y10S438/97

Abstract: 저항 소자를 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 셀 어레이 영역 및 주변 회로 영역을 구비하는 이 반도체 장치는 상기 셀 어레이 영역에 배치되어 불순물 영역 및 게이트 전극을 구비하는 복수개의 셀 트랜지스터들 및 상기 셀 트랜지스터들이 형성된 결과물을 차례로 덮는 제1식각저지막, 제1층간절연막 및 저항주형막을 구비한다. 상기 셀 어레이 영역에는 상기 저항주형막, 제1층간절연막 및 제1식각저지막을 차례로 관통하여 상기 불순물 영역에 접속하는 콘택 플러그가 배치되고, 상기 주변 회로 영역에는 상기 저항주형막을 관통하여 상기 제1층간절연막의 상부면을 노출시키는 홈을 채우는 저항 패턴이 배치된다. 이때, 상기 콘택 플러그 및 상기 저항 패턴은 동일한 물질로 이루어지되, 서로 다른 두께를 갖는다.

公开(公告)号：KR102154784B1

公开(公告)日：2020-09-11

申请号：KR1020130120720

申请日：2013-10-10

Applicant: 삼성전자주식회사

Inventor： 신유철 ,  이재구 ,  권영진 ,  박진택

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR102021801B1

公开(公告)日：2019-09-17

申请号：KR1020120142895

申请日：2012-12-10

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  박영우

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR102010335B1

公开(公告)日：2019-08-13

申请号：KR1020120045607

申请日：2012-04-30

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  박영우 ,  최정달

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR101965614B1

公开(公告)日：2019-04-04

申请号：KR1020120107192

申请日：2012-09-26

Applicant: 삼성전자주식회사

Inventor： 카나모리코지 ,  박영우 ,  박진택 ,  설광수 ,  이재덕

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR101774477B1

公开(公告)日：2017-09-20

申请号：KR1020100119905

申请日：2010-11-29

Applicant: 삼성전자주식회사

Inventor： 심재주 ,  김경훈 ,  박진택 ,  이운경 ,  조원석 ,  조후성 ,  김종연 ,  황성민

IPC: H01L27/115 ,  H01L21/8247

Abstract: 3차원반도체기억소자를제공한다. 이소자에따르면, 기판상에배치되고나란히연장된한 쌍의적층-구조체들사이에트렌치가정의된다. 트렌치는제1 영역및 제1 영역보다큰 폭을갖는제2 영역을포함한다. 한쌍의절연스페이서들이트렌치의양 내측벽들상에각각배치된다. 제1 영역내 한쌍의절연스페이서들은서로접촉되고, 제2 영역내 한쌍의절연스페이서들은서로이격되어홀이정의된다. 스트래핑콘택플러그가홀 내에배치되어공통소오스영역과전기적으로접속된다.

Abstract translation: 提供了一种三维半导体存储器件。 根据本发明人，假设在布置在基板上并且并排延伸的一对堆叠结构之间的沟槽。 沟槽包括第一区域和宽度大于第一区域的第二区域。 一对绝缘间隔物设置在沟槽的两个内壁上。 第一区域中的一对绝缘间隔物彼此接触，并且第二区域中的一对绝缘间隔物彼此间隔开以限定孔。 带状接触插塞设置在孔中并电连接到公共源极区域。

公开(公告)号：KR101721117B1

公开(公告)日：2017-03-29

申请号：KR1020110022884

申请日：2011-03-15

Applicant: 삼성전자주식회사

Inventor： 박상용 ,  이운경 ,  박진택

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/76802 ,  H01L21/311 ,  H01L21/76838 ,  H01L21/76877 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/7889 ,  H01L29/7926

Abstract: 반도체소자의제조방법이제공된다. 본발명의일 실시예에따른반도체소자의제조방법은서로수직인제1 방향과제2 방향으로연장되는상면을가지는기판상에, 2개의적층희생층및 2개의적층희생층상에각각배치되는 2개의적층절연층이제1 방향및 제2 방향에수직인제3 방향으로교번적으로적층되는적층구조물을형성하는단계, 2개의적층희생층중 최상부로부터각각 2개내지 2개의적층희생층을관통시키는 2-1개의제1 리세스를포함하는리세스군을형성하는단계, 2-1개의제1 리세스를각각채우는 2-1개의매립절연층을포함하는매립절연층군을형성하는단계및 2개의적층절연층중 최상부의적층절연층, 그리고 2-1개의매립절연층들을각각관통하는 2개의콘택플러그를포함하는콘택플러그군을형성하는단계를포함하되, 리세스군을형성하는단계는적층구조물의일부분을제거하는 n회의식각공정으로이루어진다(n은 2 이상의정수).

公开(公告)号：KR1020150056309A

公开(公告)日：2015-05-26

申请号：KR1020130139162

申请日：2013-11-15

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  박영우 ,  이재덕

IPC: H01L27/115

CPC classification number: H01L27/11573 ,  G11C5/02 ,  G11C5/025 ,  G11C16/0466 ,  G11C16/0483 ,  G11C16/10 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/115

Abstract: 가려진회로부분및 노출된회로부분을포함하는씨모스구조체상에차례로적층된하부배선구조체및 메모리구조체를포함하는 3차원메모리반도체장치가제공된다. 상기가려진회로부분은복수의컬럼블록들을포함하고, 상기컬럼블록들각각은페이지버퍼및 컬럼선택회로를포함하고, 상기메모리구조체는상기가려진회로부분을덮고상기노출된분을노출시키도록배치될수 있다.

Abstract translation: 提供了一种3D存储器半导体器件，其包括依次堆叠在包括被覆盖电路部分和暴露电路部分的CMOS结构上的下部布线结构和存储器结构。 覆盖电路部分包括多个列块。 每个列块包括页面缓冲器和列选择电路。 存储器结构被布置成覆盖被覆盖的电路部分并暴露暴露的电路部分。

公开(公告)号：KR1020150055310A

公开(公告)日：2015-05-21

申请号：KR1020130137491

申请日：2013-11-13

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  박영우 ,  이재덕

IPC: H01L27/115

CPC classification number: H01L29/513 ,  G11C16/0483 ,  H01L21/28273 ,  H01L27/11556 ,  H01L27/11582 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7789 ,  H01L29/7926 ,  H01L27/11578

Abstract: 본발명의실시예에따른비휘발성메모리장치는, 기판의상면에수직한방향으로연장되는채널영역; 채널영역의외측벽을따라서기판상에교대로적층되는게이트전극들및 층간절연층들; 채널영역과게이트전극들의사이에순차적으로배치되는터널링층, 전하저장층및 전하저장층에인접하게배치되는저유전율층및 고유전율층을포함하는블록킹층을포함하는게이트유전층; 및블록킹층과게이트전극들의사이에배치되어, 게이트전극들의산화를방지하는산화방지층을포함한다.

Abstract translation: 根据本发明实施例的非易失性存储器件包括沿衬底的上侧垂直延伸的沟道区，栅电极和夹层电介质层，沿着沟道区的外侧交替层叠在衬底上， 包括隧道层，电荷存储层和在电荷存储层附近的包括低电介质层和高电介质层的阻挡层的栅介质层，它们被连续布置在沟道区和栅电极之间， 氧化层，其布置在阻挡层和栅电极之间并防止栅电极的氧化。

公开(公告)号：KR1020150025224A

公开(公告)日：2015-03-10

申请号：KR1020130102581

申请日：2013-08-28

Applicant: 삼성전자주식회사

Inventor： 서유정 ,  박진택 ,  박영우

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/02672 ,  H01L21/02532 ,  H01L27/11524 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/04 ,  H01L29/1037 ,  H01L29/16 ,  H01L29/7923 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 방법에서는 일정 층수(또는 높이) 마다 서브 적층 구조체와 활성홀들을 반복적으로 형성함으로써, 셀 산포를 나빠지지 않도록 할 수 있으며 식각 공정에서 발생할 수 있는 낫 오픈과 같은 여러 에러들을 방지할 수 있다. 금속 유도 측면 결정화 방법을 이용하여 채널로 사용되는 활성 기둥의 결정 크기를 최대화하여 셀 전류를 향상시킬 수 있다. 결정화 유도 금속의 실리사이드막의 형성 위치를 조절함으로써 결정화 유도 금속의 농도 구배를 위치에 따라 조절할 수 있다.

Abstract translation: 提供一种半导体存储器件及其制造方法。 根据该方法，在每个故事（或高度）中重复形成副层叠结构和活动孔。 因此，不会劣化电池分布，并且可以防止在蚀刻工艺中产生的各种错误，如不产生。 通过使用金属感应侧结晶法作为通道使用的活性棒的晶体尺寸最大化，从而可以提高电池电流。 通过控制形成结晶诱导金属的硅化物层的位置，可以根据位置来控制结晶诱导金属的浓度梯度。