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公开(公告)号：KR1019940003400B1
公开(公告)日：1994-04-21
申请号：KR1019910014873
申请日：1991-08-27
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C8/12
Abstract: The semiconductor memory device comprising a memory block, a low decoder, a memory block selecting decoder, and a word line selecting logic circuit, characterized in that the word line selecting logic circuit includes inversion means and switching means accomplishes high speed and high integration.
Abstract translation: 半导体存储器件包括存储块，低解码器，存储块选择解码器和字线选择逻辑电路，其特征在于，字线选择逻辑电路包括反转装置和切换装置，实现高速和高集成度。
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公开(公告)号：KR1019920010347B1
公开(公告)日：1992-11-27
申请号：KR1019890020608
申请日：1989-12-30
Applicant: 삼성전자주식회사
IPC: G11C11/413
CPC classification number: G11C29/808 , G11C29/781 , G11C29/806
Abstract: 내용 없음.
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公开(公告)号：KR100512160B1
公开(公告)日：2006-03-14
申请号：KR1019970063615
申请日：1997-11-27
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 내부 전원 전압 발생 회로에 관한 것으로서, 더 구체적으로는 고주파에서도 안정적인 내부 전원 전압을 공급할 수 있는 내부 전원 전압 발생 회로에 관한 것으로서, 외부 전원 전압이 인가되는 제 1 파워 라인과; 내부 전원 전압이 인가되는 제 2 파워 라인과; 상기 외부 전원 전압을 인가받고 이보다 0.7V가 낮은 내부 전원 전압을 상기 제 2 파워 라인으로 공급하는 전압 발생 회로를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR1020050011146A
公开(公告)日：2005-01-29
申请号：KR1020030050120
申请日：2003-07-22
Applicant: 삼성전자주식회사
Inventor： 박희철
IPC: G06F9/46
CPC classification number: G06F13/26
Abstract: PURPOSE: A device for logically processing interrupts on a computer system based on a priority is provided to prevent deterioration of system performance by forming an interrupt request/count operation with hardware and performing it, and enhance interrupt management efficiency by independently advancing an interrupt counter during a service routine for a selected interrupt request. CONSTITUTION: Interrupt processing blocks(IB0-IBn-1) are respectively matched with interrupt sources. Each interrupt processing block is equipped with the counter for generating an interrupt counter value counting the interrupts generated from teach interrupt source, the first register storing the interrupt count value, a logic gate circuit outputting the interrupt request signal related to the interrupt source by responding to a priority signal, and the second registers fixing an address of the service routine for the interrupt source.
Abstract translation: 目的：提供一种基于优先级逻辑处理计算机系统中断的设备，以通过与硬件形成中断请求/计数操作并执行中断请求/计数操作来防止系统性能下降，并通过独立地推进中断计数器来提高中断管理效率 用于所选中断请求的服务程序。 构成：中断处理块（IB0-IBn-1）分别与中断源匹配。 每个中断处理块配有计数器，用于产生一个中断计数器值，用于对从示教中断源产生的中断计数，第一个寄存器存储中断计数值，逻辑门电路通过响应中断源输出与中断源相关的中断请求信号 优先级信号，第二寄存器固定中断源的服务程序的地址。
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公开(公告)号：KR100432573B1
公开(公告)日：2004-07-16
申请号：KR1019970074214
申请日：1997-12-26
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: PURPOSE: A semiconductor device having an output driving circuit capable of controlling impedance is provided to control the impedance having a constant value by connecting an NMOS transistor and a PMOS transistor in parallel and then turning on these transistors at the same time. CONSTITUTION: A pull-up impedance control circuit(100) generates the first control signal to control impedance. A pull-down impedance control circuit(110) generates the second control signal to control impedance. A data output buffer(120) outputs data. A pull-up circuit(140) increases impedance in response to the first control signal. A pull-down circuit(150) decreases impedance in response to the second control signal. The pull-up circuit includes NMOS transistors which are turned on/off by the first control signal applied to their gates, and an NMOS transistor(144) and a PMOS transistor(145) where channels are formed in parallel and data are applied to their gates.
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公开(公告)号：KR100296452B1
公开(公告)日：2001-10-24
申请号：KR1019970077272
申请日：1997-12-29
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: PURPOSE: A synchronous semiconductor memory device is provided to be capable of reducing input data skew by improving a margin of a setup/hold time of input data. CONSTITUTION: A plurality of data input buffers(10-18) correspond to a plurality of input/output pads, and receive external data signals in synchronization with a clock signal, respectively. A plurality of transfer lines(44-52) electrically are connected the data input buffers with corresponding input/output buffers. A plurality of data output buffers(20-28) are arranged in the same interval as that between adjacent input/output pads. The transfer lines are arranged to have the same delay time so that delay time of the external signals provided through the input/output pads is identical to each other. The data input buffers are adjacently arranged at one side of a semiconductor memory device regardless of an interval of the input/output pads.
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公开(公告)号：KR100245276B1
公开(公告)日：2000-02-15
申请号：KR1019970008829
申请日：1997-03-15
Applicant: 삼성전자주식회사
IPC: G11C11/409
CPC classification number: G11C7/1018
Abstract: 개시되는 버스트 RAM은 메모리 셀 어레이 (100)의 열들을 선택하는 열 선택 회로 (110)와, 버스트 어드레스 신호들을 발생하는 버스트 카운터 로직 (108)과, 버스트 어드레스에 응답하여 동작하는 버스트 열 선택 회로 (120)를 구비한다. 외부 열 어드레스에 대응하는 내부 열 어드레스가 첫 번째 버스트 어드레스 신호로서 열 선택 회로 (110)으로 인가된다. 열 선택 회로 (110)는 상기 첫 번째 버스트 어드레스 신호에 응답하여 선택된 행들 상의 적어도 2 개의 열들이 동시에 선택한다. 버스트 독출 모드에서, 첫 번째 버스트 어드레스에 의해 적어도 2 개의 열들이 동시에 선택됨과 아울러 상기 선택된 열들에 각각 대응하는 적어도 2 개의 감지 증폭기들에 의해 상기 선택된 열들 상의 선택된 셀들에 저장된 데이터가 동시에 증폭된다. 상기 증폭된 데이터는 레지스터 (114)에 저장된다. 버스트 어드레스들은 버스트 열 선택 회로 (120)으로 인가된다. 버스트 열 선택 회로 (120)은 상기 레지스터 (114)에 저장된 데이터를 1 비트씩 순차로 대응하는 데이터 라인 쌍 (I/O)로 전달한다. 이로써, 첫 번째 버스트 어드레스에 따른 첫 번째 열 선택 신호가 발생되는 시점으로부터 마지막 버스트 어드레스에 따른 마지막 1-비트 데이터의 감지가 완료되는 시점까지의 시간이 종래에 비해 상당히 줄어든다.
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公开(公告)号：KR100224759B1
公开(公告)日：1999-10-15
申请号：KR1019960064391
申请日：1996-12-11
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 시리얼 커맨드 신호 인가시 외부 동기 클럭에 의해 동기시켜 칩내부로의 빠른 인가속도를 가지게 하는 반도체 메모리 장치의 입력버퍼에 관한 것으로, 본 발명의 요지는 시리얼 커맨드를 가지는 반도체 메모리 장치의 입력버퍼에 있어서, 외부 동기 클럭에 응답하여 내부클럭을 발생하는 클럭발생부와, 상기 외부 동기 클럭에 동기되어 발생된 시리얼 커맨드 신호에 응답하여 소정의 제어신호를 버퍼링하여 발생시키는 제어버퍼부와, 입력클럭신호를 소정의 지연회로들을 통해 입력받아 지연시간을 조절하여 칩내부로 공급하기 위한 전송부와, 상기 전송부의 제어단에 출력단이 접속되며 상기 제어버퍼부 및 클럭발생부의 출력신호에 응답하여 상기 제어신호중 제1제어신호에 의해 상기 전송부를 턴온시키고 제2제어신호에 의해 상기 전송부 를 턴오프시키기 위한 소정의 논리신호를 출력하는 논리조합부를 가지는 것이다.
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