公开(公告)号：KR100343147B1

公开(公告)日：2002-07-06

申请号：KR1020000066212

申请日：2000-11-08

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김병선

IPC: H01L29/78

Abstract: SOI 구조를 가지는 MOS 트랜지스터를 구비한 본 발명에 따른 반도체 소자 및 신호 처리 장치는 메인 MOS 트랜지스터와 어시스턴스 MOS 트랜지스터를 포함한다. 메인 MOS 트랜지스터는 외부 신호를 받는 제1 게이트 배선과, 제1 도전형의 제1 소스/드레인 영역과, 바디를 포함한다. 어시스턴스 MOS 트랜지스터는 제2 게이트 배선과, 제1 도전형과 반대인 제2 도전형의 제2 소스/드레인 영역을 포함한다. 어시스턴스 MOS 트랜지스터는 외부 신호에 따라 바디를 플로팅 상태 또는 그라운딩 상태로 선택적으로 전환시키기는 역할을 한다. 제1 게이트 배선과 제2 게이트 배선은 배선층에 의하여 서로 전기적으로 접속되어 있다.

公开(公告)号：KR1020020036170A

公开(公告)日：2002-05-16

申请号：KR1020000066212

申请日：2000-11-08

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김병선

IPC: H01L29/78

CPC classification number: H01L27/1203 ,  H01L23/522 ,  H01L27/0207 ,  H01L29/7841 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device having a silicon-on-insulator(SOI) metal-oxide-semiconductor(MOS) transistor is provided to make the body of a main MOS transistor grounded and to reduce a leakage current in an off-state of the main MOS transistor, by connecting the body extending from the channel region of the main MOS transistor connected to an assistance MOS transistor and by electrically connecting a gate interconnection of the main MOS transistor with a gate interconnection of the assistance MOS transistor. CONSTITUTION: The main MOS transistor(100) includes the first gate interconnection receiving an outside signal, the first source/drain region(122) of the first conductivity and the body(108). The assistance MOS transistor(150) selectively switches the body to a floating or grounding state according to the outside signal, including the second gate interconnection, the second source/drain region(172) of the second conductivity type opposite to the first conductivity type. An interconnection layer(140) electrically connects the first gate interconnection with the second gate interconnection.

Abstract translation: 目的：提供一种具有绝缘体上硅（SOI）金属氧化物半导体（MOS）晶体管的半导体器件，以使主MOS晶体管的主体接地，并减少主体断开状态下的漏电流 MOS晶体管，通过连接从连接到辅助MOS晶体管的主MOS晶体管的沟道区延伸的主体，并且通过将主MOS晶体管的栅极互连与辅助MOS晶体管的栅极互连电连接。 构成：主MOS晶体管（100）包括接收外部信号的第一栅极互连，第一导电体的第一源极/漏极区域（122）和主体（108）。 辅助MOS晶体管（150）根据包括第二栅极互连的外部信号，与第一导电类型相反的第二导电类型的第二源极/漏极区域（172）有选择地将主体切换到浮动或接地状态。 互连层（140）将第一栅极互连与第二栅极互连电连接。

公开(公告)号：KR102070199B1

公开(公告)日：2020-01-28

申请号：KR1020130053940

申请日：2013-05-13

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  조연곤 ,  류수정

IPC: G06F9/06 ,  G06F9/30

公开(公告)号：KR101782373B1

公开(公告)日：2017-09-29

申请号：KR1020100111743

申请日：2010-11-10

Applicant: 삼성전자주식회사

Inventor： 류수정 ,  박성배 ,  서웅 ,  조영철 ,  김정욱 ,  정무경 ,  김호영

IPC: G06F9/30 ,  G06T1/60 ,  G06F12/02

CPC classification number: G06T1/60

Abstract: 적어도두 개의축을갖는다차원공간에기초하여주소공간이정의되는메모리부, 및두 개의축 중에서제 1 축에대응되는행(row)을가리키는제 1 포인터가저장되는제 1 포인터레지스터, 및두 개의축 중에서제 2 축에대응되는열(column)을가리키는제 2 포인터가저장되는제 2 포인터레지스터를포함하는메모리접근부를포함하는 XY 스택메모리를이용한컴퓨팅장치가제공된다.

Abstract translation: 一种存储单元，其中基于具有至少两个轴的维度空间来定义地址空间，以及第一指针寄存器，其中存储指示与所述两个轴中的第一轴对应的行的第一指针， 以及第二指针寄存器，其中指示对应于两个轴的列的第二指针被存储在XY堆栈存储器中。

公开(公告)号：KR101744150B1

公开(公告)日：2017-06-21

申请号：KR1020100125074

申请日：2010-12-08

Applicant: 삼성전자주식회사

Inventor： 서웅 ,  류수정 ,  정무경 ,  김호영 ,  조영철

IPC: G06F15/167 ,  G06F15/80 ,  G06F13/16 ,  G06F11/22

CPC classification number: G06F15/167

Abstract: 멀티프로세서시스템의지연관리기술을개시한다. 메모리를공유하는멀티프로세서시스템에지연관리장치를설치하고, 이를통해각 프로세서또는공유메모리로부터발생하는지연신호검출시, 멀티프로세서시스템의각 프로세서의동작지연을효율적으로관리함으로써시스템성능을향상시킬수 있다.

Abstract translation: 公开了一种多处理器系统的延迟管理技术。 可以通过在多处理器系统用于共享存储器，并通过其管理各处理器的操作延迟为每个处理器提供延时管理装置提高了系统的性能，或者以延迟从共享存储器多处理器系统所得到的检测信号高效率地 。

公开(公告)号：KR101699685B1

公开(公告)日：2017-01-26

申请号：KR1020100114045

申请日：2010-11-16

Applicant: 삼성전자주식회사

Inventor： 김호영 ,  류수정 ,  정무경 ,  서웅 ,  조영철

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/44

CPC classification number: G06F9/30036 ,  G06F9/3017 ,  G06F9/30192 ,  G06F9/3887

Abstract: 다수의명령어오퍼랜드중 하나의명령어오퍼랜드를선택하는선택부로입력되는명령어오퍼랜드의개수를줄임으로써, 선택부의구조를단순화할수 있는명령어오퍼랜드변경장치및 방법이개시된다. 명령어오퍼랜드변경장치는제 1 명령어오퍼랜드들및 제 2 선택부로입력되는제 2 명령어오퍼랜드들중 적어도하나를선택하고, 상기선택된명령어오퍼랜드의입력경로및 선택된명령어오퍼랜드종류중 적어도하나를변경할수 있다.

Abstract translation: 提供了一种用于修改指令操作数的装置和方法。 该装置包括被配置为接收第一指令操作数的第一选择器和被配置为接收第二指令操作数的第二选择器。 该装置还包括：修改单元，被配置为选择第一指令操作数和第二指令操作数，并且修改所选择的第一指令操作数和所选择的第二指令操作数，以减少输入到第一选择器和第二选择器的操作数指令 。

公开(公告)号：KR1020120094822A

公开(公告)日：2012-08-27

申请号：KR1020110086505

申请日：2011-08-29

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  정노영 ,  김경우

IPC: H01L27/11 ,  H01L21/8244 ,  H01L21/265

CPC classification number: H01L21/823412 ,  H01L21/76237 ,  H01L21/76895 ,  H01L21/823418 ,  H01L21/823475 ,  H01L27/1104 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: PURPOSE: A semiconductor device and an optimized channel implant for manufacturing the same are provided to prevent n-p short due to a leakage of a contact area from the upper side to the lower side of a silicon trace. CONSTITUTION: A silicon trace(202) is doped with a first dopant. A plurality of polysilicon traces(204) are formed on the silicon trace and are separated from each other. A source/drain region(222) is formed in the silicon trace between two adjacent polysilicon traces and is doped with a second dopant. A channel region(220) is formed in the silicon trace. A part of the channel region near the source/channel region is doped with the second dopant.

Abstract translation: 目的：提供半导体器件和用于制造其的优化沟道植入物以防止由于硅迹线的上侧到下侧的接触区域的泄漏而导致n-p短路。 构成：硅迹线（202）掺杂有第一掺杂剂。 在硅迹线上形成多个多晶硅迹线（204）并且彼此分离。 源极/漏极区域（222）形成在两个相邻多晶硅迹线之间的硅迹线中，并且掺杂有第二掺杂剂。 在硅迹线中形成沟道区（220）。 在源极/沟道区附近的沟道区的一部分掺杂有第二掺杂剂。

公开(公告)号：KR101163457B1

公开(公告)日：2012-07-18

申请号：KR1020060018026

申请日：2006-02-24

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  신순균

IPC: H03K19/00 ,  H03K19/094

CPC classification number: H03F1/223 ,  H03F3/345

Abstract: 저전압 레귤레이티드 캐스코드 회로를 개시한다. 본 발명의 회로는 본 발명의 목적을 달성하기 위하여 제1전원단자와 출력단자 사이에 연결된 제1전류원과, 출력단자와 제1노드 사이에 연결된 제1모스 트랜지스터와, 게이트에 바이어스 전압이 인가되고 제1노드와 제2전원단자 사이에 연결된 제2모스 트랜지스터와, 제1전원단자와 상기 제1모스 트랜지스터의 게이트 사이에 연결된 제3모스 트랜지스터와, 제1모스 트랜지스터의 게이트와 제2전원전압 사이에 연결된 제2전류원을 포함한다. 따라서, 1V 이하의 저전압에서도 높은 출력저항과 넓은 전압 스윙폭을 유지하면서도 안정된 동작특성을 유지할 수 있다.

公开(公告)号：KR101159045B1

公开(公告)日：2012-06-25

申请号：KR1020060040289

申请日：2006-05-04

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김재휘 ,  공배선

IPC: H03F1/22

CPC classification number: H03F1/223 ,  H03F3/45192 ,  H03F3/45632 ,  H03F2200/513 ,  H03F2203/45052 ,  H03F2203/45292 ,  H03F2203/45302 ,  H03F2203/45652

Abstract: A regulated cascode circuit includes a first PMOS FET and a second PMOS FET connected in series between a first terminal that receives a first supply voltage and an output terminal, a first NMOS FET and a second NMOS FET connected in series between the output terminal and a second terminal that receives a second supply voltage, and a regulation circuit. The regulation circuit outputs a first control signal for stabilizing a voltage at a drain of the first PMOS FET to a gate of the second PMOS FET based on a voltage of the drain of the first PMOS FET and outputs a second control signal for stabilizing a voltage change in a source of the first NMOS FET to a gate of the first NMOS FET based on a voltage of the source of the first NMOS FET.

公开(公告)号：KR1020120063900A

公开(公告)日：2012-06-18

申请号：KR1020100125074

申请日：2010-12-08

Applicant: 삼성전자주식회사

Inventor： 서웅 ,  류수정 ,  정무경 ,  김호영 ,  조영철

IPC: G06F15/167 ,  G06F15/80 ,  G06F13/16 ,  G06F11/22

CPC classification number: G06F15/167 ,  G06F11/2242 ,  G06F13/1652 ,  G06F15/80

Abstract: PURPOSE: A delay management system for a multi-processor system and a method thereof are provided to efficiently delay the operation of each processor. CONSTITUTION: A delay signal detection unit(110) detects the delay signal of each processor or a share memory of a multiprocessor system sharing a memory. A delay management unit(120) manages the operation delay of each processor of the multiprocessor system according to the delay signal detection by the delay signal detection unit.

Abstract translation: 目的：提供用于多处理器系统的延迟管理系统及其方法，以有效地延迟每个处理器的操作。 构成：延迟信号检测单元（110）检测共享存储器的多处理器系统的每个处理器或共享存储器的延迟信号。 延迟管理单元（120）根据延迟信号检测单元的延迟信号检测来管理多处理器系统的每个处理器的操作延迟。