公开(公告)号：KR1020080047953A

公开(公告)日：2008-05-30

申请号：KR1020070059602

申请日：2007-06-18

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 선민철 ,  양종호 ,  구자흠 ,  양정환 ,  고영건 ,  박재언 ,  바이오코,크리스토퍼빈센트 ,  리크,제랄드주니어

IPC: H01L21/335 ,  H01L29/768

CPC classification number: H01L21/823864

Abstract: A method of forming a field effect transistor is provided to increase the size of a source/drain region of the transistor by using spacers with reduced lateral wall dimension, and reduce the influence of a shot channel effect by forming differently the size of the source\drain region. A gate electrode(16) having electric insulation spacers(20) is formed on a lateral wall. Impurities which are selected from a group consisting of germanium and florin to improve etching are implanted into electric insulation spacers. The electric insulation spacers are subjected to etch back to reduce lateral wall dimensions of the electric insulation spacers. By using the electric insulation spacers with the reduced lateral wall dimensions as an ion implantation mask, source/drain dopants of first conductive type are implanted into a semiconductor substrate(10).

Abstract translation: 提供一种形成场效应晶体管的方法，通过使用具有减小的侧壁尺寸的间隔物来增加晶体管的源极/漏极区域的尺寸，并且通过不同地形成源极尺寸来减小射流通道效应的影响， 漏区。 具有电绝缘垫片（20）的栅电极（16）形成在侧壁上。 选自由锗和佛瑞林组成的组以改善蚀刻的杂质被注入到电绝缘间隔物中。 对电绝缘垫片进行回蚀刻以减小电绝缘垫片的侧壁尺寸。 通过使用具有减小的侧壁尺寸的电绝缘垫片作为离子注入掩模，将第一导电类型的源极/漏极掺杂剂注入到半导体衬底（10）中。

公开(公告)号：KR100750337B1

公开(公告)日：2007-08-17

申请号：KR1020060004111

申请日：2006-01-13

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머쉰즈 코오포레이션 ,  인피니언 테크놀로지스 아게 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 선민철 ,  구자흠 ,  그리니브라이언제이 ,  엘러먼프레드 ,  탄위렝 ,  루오쯔지옹 ,  팡선페이

IPC: H01L21/66

CPC classification number: H01L22/34

Abstract: 반도체 소자의 테스트 구조가 제공된다. 반도체 소자의 테스트 구조는 반도체 기판, 반도체 기판 내에 정의된 제1 및 제2 액티브 영역 상에 형성된 게이트 전극과, 게이트 전극의 양 측벽에 정렬되어 제1 및 제2 액티브 영역 내에 형성되고 실리사이드화된 제1 및 제2 정션 영역을 포함하는 트랜지스터, 실리사이드화된 제1 및 제2 정션 영역에 각각 각각 전기적인 신호의 인가 및 검출이 가능하며 게이트 전극과 동일 레벨 또는 반도체 기판과 동일 레벨의 제1 및 제2 패드를 포함한다.
테스트 구조, 측면 잠식 현상, 패드

公开(公告)号：KR1020070049056A

公开(公告)日：2007-05-10

申请号：KR1020060091464

申请日：2006-09-20

Applicant: 삼성전자주식회사 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 선민철 ,  테,영웨이

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823412 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/7847 ,  H01L29/665

Abstract: 본 발명은 집적회로 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 본 발명에 의한 집적회로 전계효과 트랜지스터는 기판과, 상기 기판 안에 활성영역을 정의하는 상기 기판 내의 격리영역과, 상기 활성영역 내의 분리된 소스/드레인 영역과, 상기 분리된 소스/드레인 영역 사이의 상기 활성영역 내의 상기 채널영역과, 상기 채널영역 상의 절연 게이트 및 상기 격리영역으로부터 떨어진 곳과 비교하여 격리영역에 인접한 채널영역 내에 상이한 기계적 응력을 발생하는 상이한 기계적 응력발생 영역을 포함한다. 상이한 기계적 응력발생 영역은 패턴된 응력조절 필름, 패턴된 응력변환 임플란트 및/또는 패턴된 실리사이드 필름을 이용하여 형성될 수 있으며, 원치 않은 모서리 효과를 줄일 수 있다. 그 제조 방법 또한 제공된다.
전계효과 트랜지스터, 응력발생, 모서리효과, 격리영역, 채널영역

公开(公告)号：KR100558006B1

公开(公告)日：2006-03-06

申请号：KR1020030081255

申请日：2003-11-17

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  구자흠 ,  선민철 ,  노관종

IPC: H01L21/24

CPC classification number: H01L29/665 ,  H01L21/28052 ,  H01L21/28518

Abstract: 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 제공한다. 상기 니켈 샐리사이드 공정은 실리콘을 함유하는 절연 영역 및 실리콘 영역을 모두 구비하는 기판을 준비하는 것을 구비한다. 상기 기판 상에 니켈을 증착하고, 상기 니켈을 300℃ 내지 380℃의 제1 온도에서 열처리하여 상기 실리콘 영역 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 절연 영역 상에 미반응된 니켈막(unreacted nickel layer)만을 남긴다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연 영역을 노출시킴과 동시에 상기 실리콘 영역 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 이어서, 상기 모노 니켈 모노 실리사이드막을 상기 제1 온도보다 높은 400℃ 내지 500℃의 제2 온도에서 열처리하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.

公开(公告)号：KR100553714B1

公开(公告)日：2006-02-24

申请号：KR1020040054860

申请日：2004-07-14

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  한성기 ,  김민주 ,  노관종

IPC: H01L21/336

CPC classification number: H01L21/28518 ,  H01L29/665

Abstract: 자기정렬 실리사이드층을 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막과 상기 활성영역 상부를 가로지르는 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 측벽에 스페이서 절연막이 형성된다. 상기 게이트 패턴의 상부(upper portion)에 제 1 및 제 2 살리사이드층(salicide layer)가 형성되고, 상기 스페이서 절연막과 상기 소자분리막 사이의 활성영역에 각각 제 1 살리사이드층(salicide layer)이 형성된다. 상기 게이트 패턴 상부의 제 1 및 제 2 살리사이드층은 번갈아 서로 연결되어 형성된다. 폭이 좁은 게이트 패턴에 제 1 살리사이드층이 집괴되어 형성된 후 제 2 살리사이드층으로 패치하여 이어진 살리사이드층을 형성할 수 있다.

公开(公告)号：KR1020040043675A

公开(公告)日：2004-05-24

申请号：KR1020020072094

申请日：2002-11-19

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  김철성 ,  노관종 ,  김민주

IPC: H01L21/24

CPC classification number: H01L29/6653 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/78

Abstract: PURPOSE: A method for fabricating a semiconductor device by a nickel salicide process is provided to prevent silicide residue from being generated on a field region and a spacer by making a Ni-containing silicide metal layer capped with an N-rich titanium nitride layer. CONSTITUTION: A gate pattern(19) and a source/drain region(23) are formed on a silicon substrate(11). The Ni-containing silicide metal layer(25) is formed on the silicon substrate having the gate pattern and the source/drain region. The N-rich titanium nitride layer(27) is formed on the Ni-containing silicide metal layer. A heat treatment is performed on the silicon substrate including the Ni-containing silicide metal layer and the N-rich titanium nitride layer to form a nickel silicide layer on the gate pattern and the source/drain region. The Ni-containing silicide metal layer including unreacted nickel in a process for forming the nickel silicide layer and the N-rich nitride layer are selectively removed.

Abstract translation: 目的：提供一种通过镍硅化物工艺制造半导体器件的方法，以通过使含有N的氮化钛层覆盖的含Ni的硅化物金属层来防止在场区和间隔物上产生硅化物残留。 构成：在硅衬底（11）上形成栅极图案（19）和源极/漏极区域（23）。 在具有栅极图案和源极/漏极区域的硅衬底上形成含Ni的硅化物金属层（25）。 在含Ni的硅化物金属层上形成富N的氮化钛层（27）。 在包括含Ni的硅化物金属层和富N的氮化钛层的硅衬底上进行热处理，以在栅极图案和源极/漏极区上形成硅化镍层。 选择性地除去在形成硅化镍层和富N极氮化物层的工艺中包含未反应的镍的含Ni硅化物金属层。

公开(公告)号：KR1020040005330A

公开(公告)日：2004-01-16

申请号：KR1020020039834

申请日：2002-07-09

Applicant: 삼성전자주식회사

Inventor： 구자흠 ,  이창원 ,  허성준 ,  선민철 ,  윤선필

IPC: H01L21/336

CPC classification number: H01L27/11521 ,  H01L21/02164 ,  H01L21/02211 ,  H01L21/02271 ,  H01L21/02362 ,  H01L21/31612 ,  H01L27/115

Abstract: PURPOSE: A method for fabricating a semiconductor device including a silicon oxide layer is provided to reduce the generation of particles by maintaining the atmosphere of nitrogen gas within a reaction chamber before implanting silicon source gas and oxygen source gas therein. CONSTITUTION: A gate pattern is formed on an upper surface of a semiconductor substrate(S10). The semiconductor substrate is loaded into a reaction chamber in order to perform a deposition process(S20). The atmosphere of nitrogen gas is maintained within the reaction chamber by implanting nitrogen gas including nitrogen atoms into the inside of the reaction chamber(S30). A silicon oxide layer is formed on the gate pattern by supplying silicon source gas and oxygen source gas(S40). A silicon nitride layer is formed on the silicon oxide layer(S50). A double spacer is formed on a sidewall of the gate pattern(S60).

Abstract translation: 目的：提供一种用于制造包括氧化硅层的半导体器件的方法，用于在将硅源气体和氧源气体注入之前，通过将反应室内的氮气保持在反应室内来减少颗粒的产生。 构成：在半导体衬底的上表面上形成栅极图案（S10）。 将半导体衬底装载到反应室中以进行沉积处理（S20）。 通过将氮原子氮气注入到反应室的内部，将氮气保持在反应室内（S30）。 通过供给硅源气体和氧源气体，在栅极图案上形成氧化硅层（S40）。 在氧化硅层上形成氮化硅层（S50）。 在栅极图案的侧壁上形成双层间隔（S60）。

公开(公告)号：KR101376260B1

公开(公告)日：2014-03-20

申请号：KR1020080034273

申请日：2008-04-14

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  신동석 ,  이정덕

IPC: H01L21/335 ,  H01L21/28

CPC classification number: H01L27/088 ,  H01L21/76897 ,  H01L29/665 ,  H01L29/6656

Abstract: 반도체소자및 그제조방법이제공된다. 반도체소자는반도체기판, 반도체기판상에형성된게이트절연막, 게이트절연막상에형성된게이트전극, 게이트전극측벽에형성된제 1 스페이서, 제 1 스페이서에정렬되어반도체기판내에형성된소오스/드레인영역, 게이트전극및 소오스/드레인영역상면에형성된실리사이드막및 제 1 스페이서및 실리사이드막끝단부를덮는제 2 스페이서를포함한다.

公开(公告)号：KR101333760B1

公开(公告)日：2013-11-28

申请号：KR1020080004030

申请日：2008-01-14

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  인피니언 테크놀로지스 노쓰 아메리카 코포레이션

Inventor： 선민철 ,  패터슨,올리버디. ,  맨,랜디더블유. ,  잔센,스캇

IPC: H01L21/66

CPC classification number: H01L22/32

Abstract: 단일한 에너지 전자빔 스캔으로 집적 테스트 구조의 전압 콘트라스트를 검사함으로써, 전기적 및 물리적 결함을 검출하는 반도체 장치가 제공된다. 반도체 장치는 반도체 기판 상에 형성된 집적 장치 어레이를 포함하되, 집적 장치 어레이의 일부는 테스트 구조 영역을 포함하며, 테스트 구조 영역은, 인접하는 제1 및 제2 활성 영역으로서, 제1 활성 영역은 n-웰에 형성된 p-도핑 확산 영역을 포함하고, 제2 활성 영역은 p-웰에 형성된 n-도핑 확산 영역을 포함하는 제1 및 제2 활성 영역, 제1 및 제2 활성 영역 상에 형성되어 p-도핑 확산 영역 및 n-도핑 확산 영역에 전기적으로 연결되는 도전 패턴, 도전 패턴 상에 형성된 절연막, 및 절연막 내에 형성되고, 도전 패턴과 접촉하는 하나 이상의 콘택 플러그를 포함한다.
전자빔 스캔, 전압 콘트라스트, SEM, 콘택 보이드

公开(公告)号：KR101258642B1

公开(公告)日：2013-04-26

申请号：KR1020080006771

申请日：2008-01-22

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 이경우 ,  구자흠 ,  김전중 ,  선민철 ,  양종호 ,  장종광 ,  다이어,토마스어.

IPC: H01L29/78

CPC classification number: H01L21/31144 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823864

Abstract: 반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 트랜지스터 소자는 게이트 전극과 게이트 전극의 제1 및 제2 측벽에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 내에 각각 형성된 제1 및 제2 불순물 확산 영역을 포함하며, 제1 및 제2 측벽 스페이서는 각각 제 1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 제1 스페이서 절연층은 제2 스페이서 절연층, 게이트 전극의 측벽 및 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 형성되고, 게이트 구조체와 액티브 실리콘 영역 위에 콘포말 절연층을 형성하고, 게이트 구조체의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 콘포말 절연층의 일부는 노출시키면서, 액티브 실리콘 영역 위에 형성된 상기 콘포말 절연층의 일부는 덮는 유기 물질의 식각 마스크를 형성하고, 유기 물질의 식각 마스크를 이용하여 콘포말 절연층의 노출된 부분을 식각하고, 및 제2 스페이서 절연층을 식각하는 동안 게이트 전극의 측벽 표면과 액티브 실리콘 영역의 표면을 식각 손상으로부터 보호하기 위해, 제1 스페이서 절연층과 상기 콘포말 절연층을 형성하는 물질의 식각 선택비보다 제2 스페이서 절연층을 형성하는 물질의 식각 선택비가 더 큰 식각 공정을 통하여, 제1 및 제2 측벽 스페이서의 제2 측벽 스페이서 절연층을 제거하는 것을 포함한다.
CMOS 반도체 소자, 스페이서, 실리사이드