公开(公告)号：KR101624565B1

公开(公告)日：2016-05-26

申请号：KR1020140179562

申请日：2014-12-12

Applicant: 서울대학교산학협력단 ,  인천대학교 산학협력단

Inventor： 박병국 ,  진성훈 ,  정성헌 ,  김민휘

IPC: H01L27/115

Abstract: 본발명은나노팁 구조와나노와이어를갖는저항성메모리소자및 이를이용한메모리어레이와그 제조방법에관한것으로, 반도체기판을식각하여위로갈수록뾰족하게돌출된팁 구조를갖는하부전극으로하고, 나노와이어를상부전극으로하여서로교차하는위치에저항성메모리소자가형성되도록함으로써, 각메모리셀의면적을극소화하고상부전극과교차되는하부전극에전계가집중되도록하는기술을제공한다.

公开(公告)号：KR1020160043884A

公开(公告)日：2016-04-22

申请号：KR1020140179562

申请日：2014-12-12

Applicant: 서울대학교산학협력단 ,  인천대학교 산학협력단

Inventor： 박병국 ,  진성훈 ,  정성헌 ,  김민휘

IPC: H01L27/115

CPC classification number: H01L27/11507

Abstract: 본발명은나노팁 구조와나노와이어를갖는저항성메모리소자및 이를이용한메모리어레이와그 제조방법에관한것으로, 반도체기판을식각하여위로갈수록뾰족하게돌출된팁 구조를갖는하부전극으로하고, 나노와이어를상부전극으로하여서로교차하는위치에저항성메모리소자가형성되도록함으로써, 각메모리셀의면적을극소화하고상부전극과교차되는하부전극에전계가집중되도록하는기술을제공한다.

Abstract translation: 本发明涉及具有纳米尖端结构和纳米线的电阻式存储器件，使用其的存储阵列及其制造方法。 根据本发明，通过蚀刻半导体衬底，下电极具有突出的尖端结构，其上部比其下部更尖锐，并且上部电极是纳米线。 电阻式存储器件形成在下电极和上电极彼此相交的区域中。 因此，每个存储单元的尺寸最小化，并且电场聚焦在与上电极相交的下电极上。

公开(公告)号：KR101437926B1

公开(公告)日：2014-09-11

申请号：KR1020130034277

申请日：2013-03-29

Applicant: 서울대학교산학협력단 ,  더 보드 오브 트러스티즈 오프 더 리랜드 스탠포드 쥬니어 유니버시티

Inventor： 박병국 ,  제임스에스해리스쥬니어 ,  조성재

IPC: H01L33/34

CPC classification number: H01L33/002 ,  H01L33/26

Abstract: 본 발명은 간접 밴드갭 반도체인 게르마늄 자체를 밴드갭 변형 없이 발광층으로 사용하여 적외선 LED 자체뿐만 아니라 광통신의 신호 광원으로 사용될 수 있는 1550 nm 파장의 빛을 내는 게르마늄 전기발광소자 및 그 제조방법을 제공한다.

公开(公告)号：KR1020140074722A

公开(公告)日：2014-06-18

申请号：KR1020120142998

申请日：2012-12-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 강동훈 ,  박병국 ,  손중곤 ,  김가람 ,  김장현 ,  박의환

IPC: H01L33/36 ,  H01L33/38

CPC classification number: H01L33/38 ,  H01L33/20

Abstract: The present invention relates to a semiconductor light emitting device, which comprises a first conductive semiconductor layer; an active layer formed on the first conductive semiconductor layer; a second conductive semiconductor layer formed on the active layer and having an upper surface on which at least one groove unit is formed; a transparent electrode layer formed on the second conductive semiconductor layer; and a first electrode and a second electrode electrically connected to the first conductive semiconductor layer and the second conductive semiconductor layer, wherein the center of the groove unit intersects with a straight line which links the center of the first electrode and the center of the second electrode to improve the current distribution, thereby improving the internal light extraction efficiency.

Abstract translation: 本发明涉及一种半导体发光器件，其包括第一导电半导体层; 形成在所述第一导电半导体层上的有源层; 形成在所述有源层上并具有上表面的第二导电半导体层，所述上表面上形成有至少一个沟槽单元; 形成在所述第二导电半导体层上的透明电极层; 以及电连接到第一导电半导体层和第二导电半导体层的第一电极和第二电极，其中，沟槽单元的中心与连接第一电极的中心和第二电极的中心的直线相交 提高电流分布，从而提高内部光提取效率。

公开(公告)号：KR101246306B1

公开(公告)日：2013-03-21

申请号：KR1020110081210

申请日：2011-08-16

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김경완 ,  이정한

IPC: H01L29/775 ,  H01L21/335

Abstract: 본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 기존 CMOS 공정을 통해 기판의 돌출부에 형성된 소스 영역, 측벽 절연막 및 드레인 영역에 의하여 트렌치를 형성하고, 상기 트렌치 속에 터널링 절연막 및 게이트 절연막으로 양자점을 둘러싸도록 함으로써, 양자점의 크기를 효과적으로 줄일 수 있고, CMOS 공정으로 제조되는 소자와 하나의 기판에 동시 집적할 수 있는 효과가 있다.

公开(公告)号：KR101147481B1

公开(公告)日：2012-05-21

申请号：KR1020100123658

申请日：2010-12-06

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  조성재

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2463 ,  H01L21/823475 ,  H01L27/098 ,  H01L27/2436

Abstract: PURPOSE: A one-time programmable nonvolatile memory array having a vertically stacked structure and methods for operating and fabricating the same are provided to save installation fee by omitting a separate deposition device since a unit memory array is repetitively vertically laminated by using an existing deposition device and etching device. CONSTITUTION: A bit line(82) formed into a first conductive material is located on a substrate(10). A plurality of word lines(32,33) formed into s second conductive material is located on a substrate. The word lines are crossed with each bit line in both up and down sides while leaving each bit line in between. Insulating layers(42,43) are formed to be contacted with each word line. Semiconductor material layers(53,54,63,64) are interposed to perform PN junction between the insulating layer and each bit line.

Abstract translation: 目的：提供具有垂直堆叠结构的一次性可编程非易失性存储器阵列及其操作和制造方法，以通过省略单独的沉积装置来节省安装费用，因为通过使用现有的沉积装置重复地垂直层压单位存储器阵列 和蚀刻装置。 构成：形成第一导电材料的位线（82）位于衬底（10）上。 形成为第二导电材料的多个字线（32,33）位于基板上。 字线在上下两边与每个位线交叉，同时留下每个位线。 绝缘层（42,43）形成为与每个字线接触。 插入半导体材料层（53,54,63,64）以在绝缘层和每个位线之间执行PN结。

公开(公告)号：KR1020110136640A

公开(公告)日：2011-12-21

申请号：KR1020100056777

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김가람

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L29/78645 ,  H01L27/108 ,  H01L29/42384

Abstract: PURPOSE: A 1T dram device with a split gate structure and a dram array using the same are provided to improve not only retention time of data '1' but also the retention time of data '0' by including one or two side gates in one side or either side to be separated from a center gate. CONSTITUTION: A semiconductor body is formed into a pillar shape. A source(20) and a drain are formed in the either side of the semiconductor body. A center gate(50) is formed on the semiconductor body between gate insulating layers. The center gate is connected to a center word line. Side gates(40,60) are formed on the semiconductor body between isolation insulating layers(32,34).

Abstract translation: 目的：提供具有分离栅极结构的1T电容器和使用其的电容阵列，以通过将一个或两个侧栅极包括在一个中来提高数据“1”的保留时间，而且还可以改善数据“0”的保留时间 侧或任一侧与中心门分离。 构成：将半导体体形成为柱状。 源极（20）和漏极形成在半导体本体的任一侧。 在栅极绝缘层之间的半导体本体上形成中心栅极（50）。 中心门连接到中心字线。 在隔离绝缘层（32,34）之间的半导体本体上形成侧栅极（40,60）。

公开(公告)号：KR1020110111166A

公开(公告)日：2011-10-10

申请号：KR1020100030588

申请日：2010-04-02

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11578 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/11582

Abstract: 본 발명은 수직 적층된 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직하게 적층된 반도체층들을 구별하기 위해 일측에 적층된 반도체층들의 층수보다 적은 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

公开(公告)号：KR101069420B1

公开(公告)日：2011-09-30

申请号：KR1020090094928

申请日：2009-10-07

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  심원보

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 기둥형상의 단결정 채널 및 프린징 필드(fringing field)에 의한 가상 소스/드레인을 갖는 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 기판을 식각하여 만든 kxn개의 단결정 실리콘 기둥들로 액티브 영역을 형성하고, 수직으로 m개의 워드라인들 및 제어 수단(공통소스영역, 하부 선택 게이트, 및 상부 선택 게이트들)을 형성함으로써, 간단한 공정에 의하여 3차원적으로 집적도를 얼마든지 늘릴 수 있고, 각 셀의 바디가 기판과 연결되어 통상의 지우기 동작이 가능하며, 단결정 채널에 의한 전하 캐리어 이동도(mobility)를 높일 수 있는 효과가 있다.
기둥, 단결정채널, 프린징필드, 낸드, 플래시, 메모리, 어레이

公开(公告)号：KR1020110096100A

公开(公告)日：2011-08-29

申请号：KR1020107002621

申请日：2010-02-05

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  G11C16/0408 ,  H01L27/11578 ,  H01L27/11582 ,  H01L27/2463 ,  H01L29/66833 ,  H01L29/7926

Abstract: PURPOSE: A stacked NOR flash memory array and a manufacturing method thereof are provided to vertically increase memory capacity by virtually forming a plurality of word lines and a plurality of bit lines cross each other. CONSTITUTION: A plurality of word lines(WL11,WL21,WL12,WL22) is vertically stacked on a substrate with a preset distance. A channel region and a source/drain are repeatedly formed on a plurality of semiconductor layers while interposing an insulation layer with a charge storage layer on one side of each word line. A plurality of interlayer dielectric layers is formed on each word line and the upper and lower sides of each semiconductor in parallel to each word line. A plurality of bit lines(92,94) includes at least one interlayer dielectric layer and a vertical connection plug in contact with the upper and lower source/drain of each semiconductor layer and crosses each word line.

Abstract translation: 目的：提供堆叠的NOR闪存阵列及其制造方法，通过虚拟地形成多个字线和多个位线彼此交叉来垂直地增加存储容量。 构成：多个字线（WL11，WL21，WL12，WL22）以预设距离垂直堆叠在基板上。 在多个半导体层上重复形成沟道区域和源极/漏极，同时在每个字线的一侧插入具有电荷存储层的绝缘层。 在每个字线和每个半导体的上侧和下侧平行于每个字线形成多个层间电介质层。 多个位线（92,94）包括至少一个层间电介质层和与每个半导体层的上部和下部源极/漏极接触的垂直连接插头，并与每个字线交叉。