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公开(公告)号：KR1020080101105A
公开(公告)日：2008-11-21
申请号：KR1020070047374
申请日：2007-05-16
Applicant: 한국과학기술원
IPC: G06F9/06
CPC classification number: G06F17/2264 , G06F8/427 , G06F17/2705
Abstract: An automatic converting apparatus of the logic circuit file for changing the spread sheet file which describes the logic circuit to the hardware description language file and a method thereof are provided to describe easily the signal of the bus form and enhance the readability as to the logic circuit technology. An automatic converting apparatus of the logic circuit file includes the steps of: producing the spread sheet file including one or more input signal and output signal of the logic, and one or more input value and output value corresponding to input signal and output signal(S110); parsing the spread sheet file generated in order to get the information about the input signal and output signal(S120); producing the hardware description language file based on the information obtained with parsing (S130); producing the spread sheet file. A step for producing the spread sheet file comprises the steps of: recording the input signal and the output signal in each column of one row which is the input variable and the output variable of the hardware description language file; recording successively input values of the input signal in the column which records the input signal; recording successively output values of the output signal in order to be corresponded to each input values in the column which records the output signal.
Abstract translation: 提供了用于将描述逻辑电路的扩展表文件改变为硬件描述语言文件的逻辑电路文件的自动转换装置及其方法，以便容易地描述总线形式的信号并提高对逻辑电路的可读性 技术。 逻辑电路文件的自动转换装置包括以下步骤：产生包括逻辑的一个或多个输入信号和输出信号的扩展纸文件，以及与输入信号和输出信号对应的一个或多个输入值和输出值（S110 ）; 解析生成的电子表格文件，以获取有关输入信号和输出信号的信息（S120）; 基于通过解析获得的信息生成硬件描述语言文件（S130）; 生成电子表格文件。 生成扩展表文件的步骤包括以下步骤：在作为输入变量的一行的每列和硬件描述语言文件的输出变量中记录输入信号和输出信号; 在记录输入信号的列中连续输入输入信号的值; 记录输出信号的连续输出值，以对应于记录输出信号的列中的每个输入值。
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公开(公告)号：KR1020080101104A
公开(公告)日：2008-11-21
申请号：KR1020070047373
申请日：2007-05-16
Applicant: 한국과학기술원
CPC classification number: G06F9/3885 , G06F9/3012
Abstract: A processor which processes constant as concatenating calculation and a method thereof is provided to be able to drive the efficient processor since using only the command two in case of processing the constant which it is impossible to the storage in the first constant field of the first command. A processor which processes constant as concatenating calculation includes the steps of: the first constant generating unit(510) producing the first constant based on the first constant field value included in the first command in case the action mode is the normal mode; the second constant generating unit(530) producing the second constant having the bit number which is identical of the first constant by concatenating the second constant field value included the first constant field value and the second command in case the action mode is the concatenating mode; the executor(200) performing calculation based on one among the first constant and the second constant. The second constant generating unit includes the junction register storing the second constant field value by the second command, and the junction logic which produces the second constant concatenating the first constant field value and the second constant field value stored in the junction register.
Abstract translation: 提供处理常数作为级联计算的处理器及其方法，以便能够驱动有效处理器，因为在处理不可能在第一命令的第一常数域中存储的常数的情况下仅使用命令2 。 处理常数作为连接计算的处理器包括以下步骤：在动作模式为正常模式的情况下，第一常数生成单元（510）基于包括在第一命令中的第一常数字段值产生第一常数; 第二常数生成单元（530），在动作模式为级联模式的情况下，通过连接包括第一常数域值和第二命令的第二常数值，产生具有与第一常数相同的位数的第二常数; 执行器（200）基于第一常数和第二常数之一执行计算。 第二常数生成单元包括通过第二命令存储第二常数值的结寄存器，以及产生连接寄存器中存储的第一常数字段值和第二常数字段值的第二常数的结逻辑。
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43.发明授权컨벌루셔널 터보 코드에서 사용되는 인터리버의 인터리브드 주소 발생기, 그 방법 및 씨티씨에서 사용되는 인터리버 失效交织地址生成器，其在卷积turbo码CTC中使用的方法和在CTC中使用的交织器
公开(公告)号：KR100866929B1
公开(公告)日：2008-11-04
申请号：KR1020070006978
申请日：2007-01-23
CPC classification number: Y02D10/13
Abstract: 컨볼루셔널 터보 코드(Convolutional Turbo Code)를 사용하는 인터리버의 인터리브드 주소 발생기는 초기값 레지스터, 누산부 및 제1 선택기를 포함한다. 초기값 레지스터는 입력 데이터의 프레임 길이에 따른 제1 내지 제4 인터리빙(interlaeving) 상수(P0 내지 P3)를 저장하고 제1 인터리빙 상수와 제2 내지 제4 누산기 초기값을 출력한다. 누산부는 제1 인터리빙 상수와 제2 내지 제4 인터리빙 상수를 기초로 계산된 각각의 제2 내지 제4 누산기 초기값을 제공받아 프레임 길이에 따른 제1 내지 제4 인터리브드 어드레스를 각각 출력하는 동일한 형태의 제1 내지 제4 누산기를 포함한다. 제1 선택기는 상기 입력 데이터의 어드레스의 하위 2비트에 따라 상기 제1 내지 제4 인터리브드 어드레스 중 하나를 선택하여 출력한다.
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公开(公告)号：KR1020080086020A
公开(公告)日：2008-09-25
申请号：KR1020070027569
申请日：2007-03-21
IPC: H04J11/00
CPC classification number: G06F17/142 , H04L27/265
Abstract: A data transforming processor and an OFDM(Orthogonal Frequency Division Multiplexing) receiver having the same are provided to reduce the complexity of a hardware by applying an algorithm wholly or partially in an FFT(Fast Fourier Transform) or IFFT(Inverse FFT) processing. A data transforming processor includes a controller(110), a tweedle factor table(120), a tweedle factor transformer(130), an FFT/IFFT processing unit(140), and a data memory(150). The tweedle factor table stores tweedle factors used in an FFT/IFFT operation. The tweedle factor transformer reads the tweedle factors for the FFT or IFFT stored in the tweedle factor table in response to a control of the controller and an FFT or IFFT selection signal provided from an external. The FFT/IFFT processing unit has a plurality of stages, and performs an FFT or IFFT operation using the tweedle factors provided from the tweedle factor transformer in response to a control of the controller. The data memory stores an operation result of the FFT/IFFT processing unit and outputs the stored calculation result in response to the control of the controller.
Abstract translation: 提供了具有该数据变换处理器和具有该数据变换处理器的OFDM（正交频分复用）接收机，以通过全部或部分地以FFT（快速傅立叶变换）或IFFT（逆FFT）处理的方式应用算法来降低硬件的复杂度。 数据转换处理器包括控制器（110），双向因子表（120），双向因子变换器（130），FFT / IFFT处理单元（140）和数据存储器（150）。 双向因子表存储在FFT / IFFT操作中使用的tweedle因子。 双向因子变换器响应于控制器的控制和从外部提供的FFT或IFFT选择信号读取存储在双向因子表中的FFT或IFFT的双向因子。 FFT / IFFT处理单元具有多个级，并且响应于控制器的控制，使用从双向因子变换器提供的双向因子来执行FFT或IFFT操作。 数据存储器存储FFT / IFFT处理单元的操作结果，并且响应于控制器的控制输出存储的计算结果。
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公开(公告)号：KR1020070045495A
公开(公告)日：2007-05-02
申请号：KR1020050101841
申请日：2005-10-27
Applicant: 한국과학기술원
Inventor： 박인철
Abstract: 본 발명은 작업전환 시 발생하는 오버헤드를 줄이기 위하여 복수의 레지스터 집합과 하드웨어로 구현한 작업 관리자를 갖는 고성능 멀티쓰레드 임베디드 프로세서에 관한 것으로서, 특히 임베디드 프로세서에서 멀티태스킹시에 발생하는 오버헤드를 줄이고 실시간 시스템에서 지연 시간을 줄일 수 있는 기술에 관한 것이다.
본 발명에 의하면, 통상의 프로그램 수행, 인터럽트 처리, 운영체제의 스케쥴링 작업용도로서 정해진 복수의 레지스터 집합을 구비하는 멀티쓰레드 프로세서; 및 상기 멀티쓰레드 프로세서와 보조 연산장치 형태로 연결되며, 레지스터 집합의 작업(task)을 관리하고 스케쥴링하는 하드웨어 작업 관리자를 포함하는 고성능 멀티쓰레드 임베디드 프로세서를 제시한다.
멀티쓰레드, 임베디드, 프로세서, 레지스터 집합, 스케쥴링-
Patent Agency Ranking
公开(公告)号：KR100434240B1
公开(公告)日：2004-06-04
申请号：KR1020010009918
申请日：2001-02-27
Applicant: (주)다이나릿시스템 , 한국과학기술원
IPC: G06F9/455
CPC classification number: G06F11/261 , G06F17/5022 , G06F17/5027
Abstract: An in-circuit emulation method is provided which comprises an emulator, a host computer, and a target system, where the host computer compiles a software model of a target chip to a compiled code downloaded to the emulator that interacts with the target system by executing the compiled code. Specifically, the software model of target chip is described in a high-level programming language. The emulator includes two functional modules, a processing engine and a pin signal generator (PSG). The processing engine executes the compiled code and the PSG interacts with the target system after the PSG is configured as a number of functional blocks. Specifically, at least one of the functional blocks is configured in accordance with an external interface model in order to interact with the target system. A software conversion method is also provided which includes the steps of identifying I/O variables and translating them to the corresponding I/O functions.
Abstract translation: 提供了包括仿真器，主机和目标系统的在线仿真方法，其中主机将目标芯片的软件模型编译成下载到仿真器的编译代码，仿真器通过执行与目标系统交互 编译后的代码。 具体来说，目标芯片的软件模型是用高级编程语言描述的。 仿真器包括两个功能模块，一个处理引擎和一个引脚信号发生器（PSG）。 处理引擎执行编译代码，并且在PSG被配置为多个功能块之后，PSG与目标系统交互。 具体而言，根据外部接口模型来配置至少一个功能块，以与目标系统进行交互。 还提供了一种软件转换方法，其中包括识别I / O变量并将其转换为相应的I / O功能的步骤。 ＆lt;图像＆GT;
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公开(公告)号：KR101559439B1
公开(公告)日：2015-10-12
申请号：KR1020140021143
申请日：2014-02-24
Applicant: 한국과학기술원
Abstract: 태그매칭장치는데이터비교부및 패리티비교부를포함한다. 데이터비교부는태그데이터및 수신코드워드에포함되는수신데이터에기초하여태그데이터와수신데이터의일치여부를결정하는비교데이터결과를출력한다. 패리티비교부는태그데이터를인코딩하여태그패리티데이터를생성하고, 태그패리티데이터및 수신코드워드에포함되는수신패리티데이터에기초하여태그패리티데이터와수신패리티데이터의일치여부를결정하는비교패리티결과를출력한다. 본발명의실시예들에따른태그매칭장치를사용하는경우, 태그패리티데이터를생성하는동작과태그데이터와수신데이터를비교하는동작을동시에병렬적으로수행하기때문에태그매칭연산을수행하는시간이감소할수 있다.
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公开(公告)号：KR1020140137179A
公开(公告)日：2014-12-02
申请号：KR1020130057779
申请日：2013-05-22
IPC: H03M13/00
CPC classification number: H03M13/3972 , H03M13/6505 , H03M13/6513
Abstract: 하이브리드 시소 디코더는 입력 프레임을 디모듈레이션 하여 생성된 계통(systematic) LLR(log-likelyhood ratio) 및 패리티 LLR과 이전 이터레이션에서 산출된 이전 LLR에 기초한 입력 LLR을 백워드 방향으로 계산하여 백워드 메트릭을 생성하는 백워드 리커션 유닛; 상기 백워드 메트릭이 저장되는 보더 메트릭 메모리; 상기 입력 LLR을 포워드 방향으로 계산하여 포워드 메트릭을 생성하는 포워드 리커션 유닛; 상기 백워드 메트릭과 상기 포워드 메트릭에 기초하여 현재 이터레이션에서의 윈도우에 대한 출력 LLR을 생성하는 출력 LLR 계산기; 및 상기 입력 프레임이 분할된 복수의 슬라이딩 윈도우들 중 홀수번째 슬라이딩 윈도우에 대하여 활성화되어 상기 보더 메트릭 메모리에 저장된 값을 이용하여 더미 메트릭을 생성하여 상기 백워드 리커션 유닛의 초기값으로 제공하는 더미 리커션 유닛을 포함한다
Abstract translation: 混合SISO解码器包括反向递归单元，其通过计算系统对数可能比（LLR）和通过解调输入帧和输入LLR生成的奇偶校验LLR来生成反向矩阵，所述校验LLR基于在先前的 反向迭代; 存储向后矩阵的寄宿矩阵存储器; 正向递归单元，其计算正向的输入LLR并产生正向矩阵; 输出LLR计算器，其基于反向矩阵和正向矩阵在当前迭代中生成窗口的输出LLR; 以及相对于由输入帧分割的滑动窗口中的奇数滑动窗口而被激活的虚拟递归单元，并且通过使用存储在边界矩阵存储器中的值来生成虚拟矩阵，并将其提供为向后递归的初始值 单元。
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公开(公告)号：KR101446924B1
公开(公告)日：2014-10-06
申请号：KR1020130014869
申请日：2013-02-12
Applicant: 한국과학기술원
Abstract: 일관성 관리 회로는 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고, 상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지한다.
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公开(公告)号：KR101433672B1
公开(公告)日：2014-09-23
申请号：KR1020120143289
申请日：2012-12-11
Applicant: 한국과학기술원
Abstract: 연접 비씨에이치 인코딩 회로는 로우 인코더, 칼럼 인코더 및 패리티 선입 선출 버퍼를 포함한다. 상기 로우 인코더는 하나의 페이지를 구성하는 복수의 데이터 블록들에 대하여 로우 방향으로 제1 인코딩을 수행하여 제1 패리티들을 병렬로 생성한다. 상기 칼럼 인코더는 상기 데이터 블록들에 대한 상기 제1 인코딩이 수행되는 동안 상기 데이터 블록들 각각에 대한 제2 인코딩을 수행하여 칼럼 방향의 부분 패리티들을 생성한다. 상기 패리티 선입선출 버퍼는 상기 부분 패리티들을 저장한다. 상기 칼럼 인코더는 상기 패리티 선입선출 버퍼에 저장된 부분 패리티들을 이용하여 상기 복수의 데이터 블록들에 대한 한번의 독출로 상기 복수의 데이터 블록들에 대하여 칼럼 방향으로 상기 제2 인코딩을 수행하여 제2 패리티들을 생성한다.
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