-
公开(公告)号：KR1020010028364A
公开(公告)日：2001-04-06
申请号：KR1019990040564
申请日：1999-09-21
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A structure of a raid system using a single fibre channel arbitrated loop is provided to reduce component cost of a system, and to reduce delay time for accessing between a host computer and a raid system by comprising disk devices included in the host computer and the raid system as one loop, and by controlling the devices. CONSTITUTION: Host computers(41, 42), raid controller(43, 44) and disk storage devices(45) are comprised as one fibre channel arbitrated loop. Disks controlled by the raid controllers(43, 44) and independent disks controlled by the host computers(41, 42) coexist in the disk storage devices(45) connected to the loop. One raid system is composed of the raid controller(43, 44) and the disks(45) controlled by the controllers(43, 44). The raid controller(43, 44) and the disks(45) are connected through a port bypass circuit in case of being inserted to an arbitrated loop or removed from the loop.
Abstract translation: 目的：提供使用单个光纤通道仲裁环路的RAID系统的结构，以减少系统的组件成本，并通过包括主计算机中包含的磁盘设备和主机计算机与RAID系统之间的访问来减少访问的延迟时间，以及 突袭系统作为一个循环，并通过控制设备。 构成：主机（41,42），RAID控制器（43,44）和磁盘存储设备（45）被包括为一个光纤通道仲裁环路。 由RAID控制器（43,44）控制的磁盘和由主计算机（41,42）控制的独立磁盘共存于与循环连接的磁盘存储设备（45）中。 一个袭击系统由袭击控制器（43,44）和由控制器（43,44）控制的盘（45）组成。 在插入仲裁环路或从环路中移除的情况下，突袭控制器（43,44）和磁盘（45）通过端口旁路电路连接。
-
公开(公告)号：KR100243101B1
公开(公告)日：2000-02-01
申请号：KR1019970039859
申请日：1997-08-21
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 멀티미디어 서버에 관한 것으로, 특히 멀티미디어 서버에서 고속의 데이터 전송을 위한 윈도우 메모리의 구조에 관한 것이다.
종래의 멀티미디어 서버에서 통신 처리 장치와 입출력 처리 장치간의 통신 속도의 차이를 해소하기 위하여 통신 처리 장치와 입출력 처리 장치간에 직접 연결 버스를 연결한 구조를 사용하고 있다. 그러나 이러한 구조는 대규모의 데이터와 사용자를 지원해야 하는 환경에서 병렬 처리나 다수의 사용자를 지원할 수 없으며 중앙 처리 장치가 주기억 장치, 통신 처리 장치 및 입출력 처리 장치간의 데이터 이동에 관여하여 대규모의 멀티미디어 데이터를 처리하기 어렵다.
상술한 문제점을 해결하기 위한 본 발명은 다수의 윈도우 방식의 공유 메모리를 중앙 처리 장치와 입출력 처리 장치, 통신 처리 장치간에 상호 공유하도록 하고, 하나의 처리 장치가 하나의 공유 메모리를 사용하는 경우 윈도우 메모리 제어기에서 다른 처리 장치가 메모리 사용상의 비지 응답을 받지 않게하여 세 개의 다른 처리기에서 공유 메모리를 사용할 수 있도록 한다.-
公开(公告)号：KR1019990052562A
公开(公告)日：1999-07-15
申请号：KR1019970072055
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명은 혼합 공유 모델을 이용한 분산 환경에서의 하드웨어 설계 데이터 관리 방법 및 저장 장치의 구조에 관한 것이다.
하드웨어의 설계 규모가 점차 커짐에 따라 설계의 복잡도가 증가하게 되면서 하드웨어 설계 데이터의 관리가 절실히 요구되고 있다. 그러나 종래에는 대규모 시스템 설계시 여러 가지 버전의 설계 데이터 유지 및 보호 조치가 어렵고, 오래된 설계 데이터들의 상황을 추적할 수가 없는 문제점이 있다. 또한 캐드(Computer Aided Design ;CAD) 시스템에서 개발된 모든 CAD 데이터의 설계 관리에 관련된 정보 제공을 위해서 항상 온라인으로 정보 접근이 가능해야 하는데, 하드웨어 설계 데이터 관리에 있어서 데이터를 수정한 한번의 처리가 일어나면 이전의 변경된 데이터 값은 잃어버리게 되는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 하드웨어 설계 팀원들 간의 설계 데이터의 유지 및 공유, 하드웨어 설계 데이터의 재사용 및 신뢰성 향상, 시스템 개발 기간을 향상 시킬 수 있는 혼합 공유 모델을 이용한 분산 환경에서의 하드웨어 설계 데이터 관리 방법 및 저장 장치의 구조가 제시된다.-
公开(公告)号：KR100194949B1
公开(公告)日：1999-06-15
申请号：KR1019960070172
申请日：1996-12-23
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로에 관한 것이다.
-
公开(公告)号：KR1019980051296A
公开(公告)日：1998-09-15
申请号：KR1019960070172
申请日：1996-12-23
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로에 관한 것이다.
-
Patent Agency Ranking
-
-
公开(公告)号：KR1019920003280B1
公开(公告)日：1992-04-27
申请号：KR1019900002221
申请日：1990-02-22
Applicant: 한국전자통신연구원
IPC: G06F13/10
Abstract: The logic includes first and second general control registers (GCR0) (GCR1) for receiving processor data. NOR gates (N1)-(N4) receive bus approval signals and bus approval enable signals from the first general control register (GCR0). OR gates (O1)-(O4) receive the output signals of the NOR gates (N1)-(N4), and also receive a bus approval enable signal from the second general control register (GCR1). A programmable logic array (PLA) receives other enable and disable signals, and the output of the programmable logic array (PLA) is supplied to an input terminal (D) of a DF/F. The logic simplifies its circuit, while reinforcing its functions.
Abstract translation: 该逻辑包括用于接收处理器数据的第一和第二通用控制寄存器（GCR0）（GCR1）。 NOR门（N1） - （N4）从第一个通用控制寄存器（GCR0）接收总线许可信号和总线许可使能信号。 或门（O1） - （O4）接收或非门（N1） - （N4）的输出信号，并且还从第二通用控制寄存器（GCR1）接收总线许可使能信号。 可编程逻辑阵列（PLA）接收其他使能和禁止信号，可编程逻辑阵列（PLA）的输出提供给DF / F的输入端（D）。 该逻辑简化了其电路，同时加强了其功能。
-
-
公开(公告)号：KR1020150123074A
公开(公告)日：2015-11-03
申请号：KR1020140049503
申请日：2014-04-24
Applicant: 한국전자통신연구원
CPC classification number: G06F8/70 , G06F9/545 , G06F17/30557 , G06F17/30598
Abstract: 본발명의일 실시예에따른모듈화장치는 DDS 미들웨어에서기능모듈을모듈화하는모듈화장치에있어서, 응용프로그램과의인터페이스를제공하는 DCPS 모듈, 및기능모듈을생성하고, 생성되는기능모듈을기능별로분류하여저장하고, 상기 DCPS 모듈의요청에대응되는기능모듈을상기 DCPS 모듈에제공하는라이브러리모듈을포함한다.
Abstract translation: 根据本发明的一个实施例的模块化装置模块化DDS中间件中的功能模块。 模块化装置包括DCPS模块，其提供与应用程序的接口和产生功能模块的库模块，根据功能对功能模块进行分类，存储分类功能模块，并提供对应于功能模块的请求的功能模块 DCPS模块到DCPS模块。
-
-
-
-
-
-
-
-
-
Search Results
87
records
(took 0.049 seconds)
