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公开(公告)号：KR1020060065436A
公开(公告)日：2006-06-14
申请号：KR1020050037598
申请日：2005-05-04
Applicant: 한국전자통신연구원
IPC: H04N7/56 , H04N21/242 , H04N21/434
CPC classification number: H04N21/4307 , H04H2201/11 , H04N21/4305 , H04N21/4341
Abstract: 본 발명은 디지털 멀티미디어 방송(DMB) 수신기에 있어서, 비디오와 오디오의 동기화를 각각 독립적으로 수행하면서, 비디오 디스플레이 포맷 변환 등으로 발생하는 비디오 지터를 오디오 동기화에 적용시켜, 프레임 단위 이내의 정밀한 동기화를 가능하게 하는 오디오 및 비디오 동기화 방법 및 장치에 관한 것이다.
본 발명에 따른 오디오 및 비디오 동기화 방법은, 오디오가 재생되어야 하는 시간을 나타내는 오디오 재생시간 스탬프(PTS
A )값과 상기 오디오가 복호화된 실제 시간을 나타내는 오디오 시스템 타임클록(STC
A )값의 제1 차이값(TD
A )을 계산하는 단계와, 상기 제1 차이값(TD
A )이 기설정된 오디오 동기 범위를 벗어난다면 현재 오디오 프레임을 스킵하거나 지연시킴으로써 오디오 동기화를 수행하는 단계와, 비디오가 재생되어야 하는 시간을 나타내는 비디오 재생시간스탬프(PTS
V )값과 상기 비디오가 복호화된 실제 시간을 나타내는 비디오 시스템 타임클록(STC
V )값의 제2 차이값(TD
V )을 계산하는 단계와, 상기 제2 차이값(TD
V )이 기설정된 비디오 동기 범위를 벗어난다면 현재 비디오 프레임을 스킵하거나 반복함으로써 비디오 동기화를 수행하는 단계를 포 함한다.
디지털 멀티미디어 방송(DMB), 동기화(Synchronization), 역다중화부-
公开(公告)号：KR100547012B1
公开(公告)日：2006-01-31
申请号：KR1020030085362
申请日：2003-11-28
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 오디오 방송(DAB) 수신기에 사용되는 OFDM 심벌 복조 장치 및 방법에 관한 것이다. 디지털 오디오 방송(DAB) 수신기에서 OFDM 심벌 복조는 I 심벌과 Q 심벌 각각의 현재 심벌과 이전 심벌의 곱, 합 그리고 차에 의해서 이루어진다. OFDM 심벌 복조시 모드에 따른 한 심벌의 최대 캐리어 수는 1,536개 이며, 최대의 캐리어 개수를 갖는 모드-I 의 경우 차분 복조(Differential demodulation)를 위해 필요한 심벌(Z
k )과 이전 심벌(Z
k-1 )을 구하는 데 1,536개의 심벌 캐리어 수 만큼의 쉬프트 연산이 필요하다. 본 발명은 OFDM 심벌 메모리와 OFDM 심벌 메모리의 읽기/쓰기를 제어하는 포인터 카운터를 사용하여 심벌 쉬프트 연산을 수행한다. 그러므로 OFDM 복조 장치를 간단한 구조로 구현하여 ASIC 구현시 칩 사이즈를 줄일 수 있으며, 소비전력을 감소시켜 이동 수신기에 적합한 디지털 오디오 방송(DAB) 수신기를 용이하게 구현할 수 있다.
OFDM, 차분 복조, 심벌 메모리, 포인터 카운터, 쉬프트 연산-
公开(公告)号：KR1020050051747A
公开(公告)日：2005-06-02
申请号：KR1020030085363
申请日：2003-11-28
Applicant: 한국전자통신연구원
IPC: H04B1/06
Abstract: 본 발명은 디지털 오디오 방송(DAB, digital audio broadcasting) 등에 활용될 수 있는 무선 수신기(radio receiver)에 관한 것이다. 특히 소프트 판정(soft decision)용 비트 변환 방법 및 이를 이용한 무선 수신기에 관한 발명이다.
본 발명에 의한 무선 수신기는 제 1 비트 길이를 가지는 I 채널과 Q 채널의 입력 데이터를 제 2 비트 길이를 가지는 I 채널과 Q 채널 비트 변환 데이터로 변환시키는 비트 변화기로써, 상기 입력 데이터가 제 1 임계값 이상일 경우에는 최고값의 비트 변환 데이터로 매핑되고, 상기 입력 데이터가 제 2 임계값 이하일 경우에는 최저값의 비트 변환 데이터로 매핑되고, 상기 입력 데이터가 제 1 임계값과 제 2 임계값 사이일 경우에는 최고값과 최저값 사이의 비트 변환 데이터로 매핑되는 비트 변환기 포함하는 것을 특징으로 한다.
본 발명에 의한 비트 변환 방법 및 이를 이용한 무선 수신기는 비터비 복호기의 소프트 판정 신뢰도를 높이고, 디인터리버의 메모리 사이즈를 줄일 수 있다는 장점이 있다.-
公开(公告)号：KR100445915B1
公开(公告)日：2004-08-25
申请号：KR1020020003708
申请日：2002-01-22
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: PURPOSE: A memory system controlling system and method is provided to perform a read/write operation at a memory device by increasing the number of a system clock so that it can reduce the number of the memory devices without lowering a bandwidth of a system bus and a system performance. CONSTITUTION: The system comprises a control register(320), a data separation/integration module(330), a clock number increasing device(350), and a burst memory control engine(340). The control register(320) stores data necessary for a control operation. The data separation/integration module(330), installed between a system bus and the burst memory device(310), separates one data from the system bus, increases the separated data, and transmits the increased data to the burst memory device(310) in a case of a write operation mode. The data separation/integration module(330) takes the increased data from the burst memory device(310), integrates the increased data into one data, and transmits the integrated data to the system bus in a case of a read operation mode. The clock number increasing device(350) increases the number of the clocks by using the data stored at the control register(320), and transmits the increased clock signals to the data separation/integration module(330) for synchronizing the data bus of the burst memory device(310) with the system data bus. The burst memory control engine(340) generates control signals for controlling the control register(320), the data separation/integration module(330) and the burst memory device(310).
Abstract translation: 目的：提供一种存储系统控制系统和方法，用于通过增加系统时钟的数量来执行存储装置处的读/写操作，使得其可以减少存储装置的数量而不降低系统总线的带宽，并且 系统性能。 构成：该系统包括控制寄存器（320），数据分离/集成模块（330），时钟数增加装置（350）和突发存储器控制引擎（340）。 控制寄存器（320）存储控制操作所需的数据。 安装在系统总线和突发存储器设备（310）之间的数据分离/集成模块（330）从系统总线分离一个数据，增加分离的数据，并将增加的数据发送到突发存储器设备（310） 在写入操作模式的情况下。 数据分离/集成模块（330）从突发存储器设备（310）获取增加的数据，将增加的数据集成到一个数据中，并且在读操作模式的情况下将集成数据发送到系统总线。 时钟数增加装置（350）通过使用存储在控制寄存器（320）中的数据来增加时钟的数量，并且将增加的时钟信号发送到数据分离/集成模块（330），用于同步数据总线 （310）与系统数据总线连接。 突发存储器控制引擎（340）产生用于控制控制寄存器（320），数据分离/集成模块（330）和突发存储器设备（310）的控制信号。
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公开(公告)号：KR1020040048603A
公开(公告)日：2004-06-10
申请号：KR1020020076521
申请日：2002-12-04
Applicant: 한국전자통신연구원
IPC: H04J11/00
CPC classification number: H04L27/265 , H04L27/2657 , H04L27/2662 , H04L2027/0026
Abstract: PURPOSE: An OFDM(Orthogonal Frequency Division Multiplexing) receiver is provided to simplify a structure and reduce a manufacturing cost by using only one FFT/IFFT unit. CONSTITUTION: An OFDM receiver includes a multiplexer, an FFT/IFFT unit, a synchronization circuit, and a symbol demodulator. The multiplexer(450) is used for outputting selectively the first signal of a transmission data frame signal and the second signal according to the first control signal. The FFT/IFFT unit(460) performs an FFT process for the first signal or performs an IFFT process for the second signal according to the second control signal. The synchronization circuit(470) inputs the first and the second signals into the multiplexer, inputs the second control signal into the FFT/IFFT unit, and receives an output signal of the FFT/IFFT unit. The symbol demodulator(480) is used for demodulating the output signal of the FFT/IFFT and outputting final data.
Abstract translation: 目的：提供OFDM（正交频分复用）接收机，通过仅使用一个FFT / IFFT单元来简化结构并降低制造成本。 构成：OFDM接收机包括多路复用器，FFT / IFFT单元，同步电路和符号解调器。 复用器（450）用于根据第一控制信号有选择地输出发送数据帧信号的第一信号和第二信号。 FFT / IFFT单元（460）对第一信号执行FFT处理，或者根据第二控制信号对第二信号执行IFFT处理。 同步电路（470）将第一和第二信号输入多路复用器，将第二控制信号输入到FFT / IFFT单元中，并接收FFT / IFFT单元的输出信号。 符号解调器（480）用于对FFT / IFFT的输出信号进行解调并输出最终数据。
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Patent Agency Ranking
公开(公告)号：KR100375828B1
公开(公告)日：2003-03-15
申请号：KR1020000066649
申请日：2000-11-10
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A method for generating a VHDL(Very High-speed integrated circuit Description Language) code by using the waveform transformation of an IP(Internet Protocol) interface is provided to be usefully applied to the designing of an asynchronous circuit excluding a main clock. CONSTITUTION: The method comprises steps of tabulating a truth table by enlarging a rising edge section in an optional sequential circuit waveform and dividing the waveform of input and output signals into many motion sections in a specific sequence(S1), classifying the input signals into a level signal and a pulse signal based on the output signals on the truth table(S2), simplifying the truth table and settling the remaining motion sequence(S3), drawing a flow chart of the remaining motion sequence depending on respective output signals(S4), writing a VHDL source code by referring to the flow chart(S5), and synthesizing an asynchronous electronic circuit with the VHDL source code by using a CAD(Computer-Aided Design) tool(S6).
Abstract translation: 目的：提供一种通过使用IP（互联网协议）接口的波形变换来生成VHDL（甚高速集成电路描述语言）代码的方法，以有用地应用于除主时钟以外的异步电路的设计。 本发明的方法包括以下步骤：通过放大可选顺序电路波形中的上升沿部分并将输入和输出信号的波形以特定顺序划分成许多运动部分（S1），将输入信号分类成 （S2）上输出信号和脉冲信号，简化真值表并建立剩余运动序列（S3），根据各自的输出信号绘制剩余运动序列的流程图（S4） ，通过参考流程图（S5）写入VHDL源代码，并且通过使用CAD（计算机辅助设计）工具（S6）将异步电子电路与VHDL源代码合成。
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公开(公告)号：KR1020020083332A
公开(公告)日：2002-11-02
申请号：KR1020010022860
申请日：2001-04-27
Applicant: 한국전자통신연구원
IPC: H01M10/48
Abstract: PURPOSE: Provided are a wireless charging controller which can accept an aerial radio wave and convert the radio wave into voltage energy capable of charging, and a portable, wireless charger using the same. CONSTITUTION: The controller comprises a wireless, frequency receiving unit(41) for accepting a radio wave and selectively transmitting a radio wave having best sensitivity while monitoring a state of radio wave in order to prevent the discontinuance of charging due to disconnection of radio wave during charging; a frequency tuner(42) for tuning a radio wave transmitted from the frequency receiving unit in order to increase the utilization; a radio wave capturing unit(43) for transmitting the radio wave tuned by the frequency tuner to voltage converting unit; a voltage converter unit(44) for receiving a radio wave from the radio wave capturing unit and converting the radio wave into voltage energy capable of charging; and a booster unit(45) for boosting the voltage energy converted by the converter unit to voltage capable of charging a battery.
Abstract translation: 目的：提供一种无线充电控制器，可以接受空中无线电波，并将无线电波转换为能够充电的电压能量，以及使用该收音机的便携式无线充电器。 构成：控制器包括一个无线频率接收单元（41），用于接收无线电波并选择性地发送具有最佳灵敏度的无线电波，同时监视无线电波的状态，以防止由于无线电波的断开而中止充电 充电; 频率调谐器（42），用于调谐从频率接收单元发送的无线电波，以便增加利用率; 无线电波捕获单元，用于将由频率调谐器调谐的无线电波发送到电压转换单元; 电压转换器单元（44），用于从无线电波捕获单元接收无线电波，并将无线电波转换为能够充电的电压能量; 以及用于将由转换器单元转换的电压能量升压到能够对电池充电的升压单元（45）。
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公开(公告)号：KR1020020054202A
公开(公告)日：2002-07-06
申请号：KR1020000083168
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: G06F11/00
Abstract: PURPOSE: An inverse calculation system is provided to calculate an inverse of an arbitrary element by every one frequency of an externally transmitted clock in a Galois field used in an error correction system or an encryption system. CONSTITUTION: The system comprises an 8th power operator(201), multipliers(202, 209, 210, 213) registers(203, 204, 211, 212), a 128th power operator(205), a 2nd power operator(206), a 4th power operator(207) and an 8th power operator(208). The 8th power operator(201) raises an externally input primitive element to the power 8. The multiplier(202) multiplies the externally input primitive element by the number raised to the power 8. The register(203) stores the externally input primitive element. The register(204) stores a result operated by the multiplier(202). The 128th power operator(205) raises the number, stored at the register(203), to the power 128. The power operators(206, 207, 208) raise the number, stored at the register(204), to the power 2, 4, 8, respectively. The multiplier(209) multiplies the number, output by the power operator(205), by the number, output by the power operator(206). The multiplier(210) multiplies the number, output by the power operator(207), by the number, output by the power operator(208). The registers(211, 212) store the numbers output by the multipliers(209, 210), respectively. The multiplier(213) multiplies the number of the register(211) by the number of the register(212).
Abstract translation: 目的：提供一种逆计算系统，用于在纠错系统或加密系统中使用的Galois域中的外部传输时钟的每一个频率计算任意元素的逆。 构成：该系统包括第八功率运算器（201），乘法器（202,209,210,213）寄存器（203,204,211,212），第128功率运算器（205），第二功率运算器（206） 第四电力运营商（207）和第八电力运营商（208）。 第八功率运算器（201）将外部输入的基元元件提升到功率8.乘法器（202）将外部输入的基元元素乘以提高到功率8的数量。寄存器（203）存储外部输入的基元。 寄存器（204）存储由乘法器（202）操作的结果。 第128电力运营商（205）将存储在寄存器（203）中的号码提高到电力128.电力运营商（206,207,208）将存储在寄存器（204）中的电力数量提高到电力2 ，4,8。 乘法器（209）将由电力运算符（205）输出的数乘以由电力运算符（206）输出的数字。 乘法器（210）将由电力运算符（207）输出的数乘以由电力运算符（208）输出的数字。 寄存器（211,212）分别存储由乘法器（209,210）输出的数字。 乘法器（213）将寄存器（211）的数量乘以寄存器（212）的数量。
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公开(公告)号：KR1020010001982A
公开(公告)日：2001-01-05
申请号：KR1019990021542
申请日：1999-06-10
Applicant: 한국전자통신연구원
IPC: H01L23/58
Abstract: PURPOSE: A method for improving a signal delay in a field programmable gate array is provided by minimizing switch devices. CONSTITUTION: A field programmable gate array includes a plurality of logic blocks, wiring tracks formed widthwise and lengthwise between the logic blocks, and switch devices formed at places where the wiring tracks meet pins of the logic blocks. To improve a signal delay, a wiring format between the logic blocks is classified into subnet units as a dual pin net connecting two pins. Next, a judgement is successively made whether the subnet units can be unified or not. Some subnet units capable of unification are then subjected to the adjustment of track positions for the same value of the track. Subsequently, track positions of the other subnet units are adjusted. By doing so, unnecessary switch devices are eliminated and therefore the number of the switch devices is minimized.
Abstract translation: 目的：通过最小化开关装置来提供用于改善现场可编程门阵列中的信号延迟的方法。 构成：现场可编程门阵列包括多个逻辑块，在逻辑块之间横向和纵向形成的布线轨道以及形成在布线轨迹与逻辑块引脚相连的位置处的开关器件。 为了改善信号延迟，逻辑块之间的布线格式分为子网单元，作为连接两个引脚的双引脚网。 接下来，判断子网单元是否可以统一。 一些能够统一的子网单元然后对轨道的相同值进行跟踪位置的调整。 随后，调整其他子网单元的跟踪位置。 通过这样做，消除了不必要的开关装置，因此开关装置的数量被最小化。
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公开(公告)号：KR1019980045892A
公开(公告)日：1998-09-15
申请号：KR1019960064137
申请日：1996-12-11
Applicant: 한국전자통신연구원
Inventor： 엄낙웅
IPC: H03K3/03
Abstract: 본 발명은 비동기 클리어(Clear)신호 및 세트(Set)신호를 갖는 플립-플롭(Flip-Flop) 회로에 관한 것으로, 비동기 클리어신호를 갖는 플립-플롭에 클럭과 비동기적으로 발생되는 클리어신호 및 세트신호를 적절히 처리하는 주변회로를 접속시키므로써 사용이 용이한 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로에 관한 것이다.
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