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公开(公告)号：KR100301969B1
公开(公告)日：2001-11-22
申请号：KR1019970069503
申请日：1997-12-17
IPC: H01L29/70
Abstract: PURPOSE: A method for forming a self-aligned T-type gate transistor is provided to enhance productivity by simplifying a fabricating process. CONSTITUTION: A channel layer is formed by implanting silicon dopant ions into a silicon substrate. A lower gate metal is deposited thereon. A photoresist pattern is coated on the lower gate metal. An upper gate metal is deposited on a whole surface of the above structure. The lower gate metal is etched by using a microwave enhanced reactive ion etching method. A source/drain region is defined by implanting high density dopant ions. A fine gate pattern is formed by etching an etched gate pattern. An LDD(Lightly Doped Drain) layer is formed by using an ion implant method. An ohmic electrode is formed by performing a thermal process. A silicon nitride or a silicon oxide is deposited by using a plasma enhanced chemical vapor deposition method. A source/drain electrode(21) is formed by using an electric plating method.
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公开(公告)号：KR100249846B1
公开(公告)日：2000-03-15
申请号：KR1019970069506
申请日：1997-12-17
IPC: H01L21/027
Abstract: 화합물 반도체 소자 또는 단일칩 마이크로웨이브 집적회로를 제작할 때 이용되는 에피택셜 기판 구조가 개시된다. 본 발명은 기판 위에 제일 먼저 질화 알루미늄을 수천 옹스트롱에서 1마이크로 미터 두께까지 성장한 후, 원하는 에피택셜 층을 성장한 것으로 삽입 된 질화알루미늄 층은 소자 동작시 방열 판의 역할을 하도록 하여 소자가 안정적으로 동작하게 함은 물론 제조 공정을 줄여서 생산 원가를 낮추는 효과를 보는 데 있다.
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公开(公告)号：KR100243681B1
公开(公告)日：2000-02-01
申请号：KR1019970047556
申请日：1997-09-18
IPC: H01L29/778 , H01L29/812
Abstract: 본 발명은 낮은 무릅전압과 출력 컨덕턴스, 높은 항복전압과 트랜스 컨덕턴스를 갖도록하여 출력 및 효율 특성이 우수하여 저전압 구동의 이동통신용 전력소자에 적합한 갈륨비소 MESFET의 에피택셜 기판 구조에 관한 것으로서, 도핑되지 않은 갈륨비소 버퍼층과 상기 버퍼층의 중간 부분에 Al
X Ga
1-X As/GaAs의 초격자층을 각각의 두께가 3 nm로 수십층을 형성하고, 상기 도핑되지 않은 갈륨비소 버퍼층 위에 중간 농도로 도핑된 채널층과 저농도로 도핑된 채널층을 차례로 적층하고, 그 위에 도핑되지 않은 갈륨비소층을 표면층으로 형성한 것이다.-
公开(公告)号：KR100218687B1
公开(公告)日：1999-09-01
申请号：KR1019960056397
申请日：1996-11-22
Applicant: 한국전자통신연구원
IPC: H01L29/76
Abstract: 본 발명은 갈륨비소(GaAs) 메스펙트(MESFET)의 소스-드레인 단 저항 측정 값의 보상 방법에 관한 것으로, 특히 전체 게이트 전류 성분에서 열이온 방출(thermionic emission)에 의한 전류 성분만을 추출 한 다음 열이온 방출에 의한 성분만으로 소스 및 드레인 저항을 따로 측정하고, 계산 시에는 이상 계수(ideality factor)를 열이온 방출 값으로 대입하여 구하는 저항 값 계산의 보상 방법에 관해 개시된다.
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公开(公告)号：KR1019990051089A
公开(公告)日：1999-07-05
申请号：KR1019970070328
申请日：1997-12-19
IPC: H01L29/78
Abstract: 본 발명은 작은 폭을 가지는 게이트 전극을 포함하는 MESFET 제조방법을 제공 한다. 본 발명은 기판(1)상에 N 채널층(2)과 N
+ 채널층(3)을 형성하고, 식각 마스크를 이용하여 N
+ 채널층(3)을 소정의 두께만큼 1차 경사 식각하고, N
+ 채널층의 식각된 부분과 식각되지 않은 N
+ 채널층의 표면이 평탄한 면이되도록 제 1 평탄화 막(5)을 형성하고, 이 평탄화막을 식각하여 식각되지 않은 N
+ 채널층의 상부가 노출되도록 한 다음, 평탄화막을 식각 마스크로 이용하여 N
+ 채널층(3)을 2차 경사식각하여, 1, 2차 경사식각 경계부분의 N
+ 채널층을 뾰족한 형상의 구조를 갖도록 형성하고, N
+ 채널층의 전면에 제 2 평탄화막(7)을 형성하고, 이 제 2 평탄화 막을 식각하여 상기 N
+ 채널층의 뽀족한 부분을 원하는 폭이 되도록 노출시킨 후, 소스와 드레인의 저항성 접촉을 형성한 다음 노출된 N
+ 층을 식각하여 게이트 영역을 정의하고 여기에 게이트 금속을 형� ��하여 트랜지스터를 제작한다. 따라서 본 발명은 제 2 평탄화 막의 식각 과정에서 드러난 N
+ 채널층의 크기에 의해 게이트 크기가 정의되므로 처음 형성되는 패턴의 크기와 관계없이 게이트의 폭을 충분히 작게 할 수 있을 뿐 아니라, 2차 식각 과정에서 N
+ 채널층을 제거하여 MESFET의 게이트와 드레인의 항복전압을 높일 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019990050384A
公开(公告)日：1999-07-05
申请号：KR1019970069503
申请日：1997-12-17
IPC: H01L29/70
Abstract: 이온주입 채널층을 구비한 반도체 기판 상에 하부 게이트 금속의 증착공정과, 상기 하부 게이트 금속 상부에 상부 게이트 패턴을 형성하는 공정, 상기 상부 게이트 패턴을 식각 마스크로 이용한 하부 게이트 금속의 1차 식각공정, 및 동일한 식각 마스크를 사용하되, 측면 식각을 이용하여 상부 게이트 패턴보다 상대적으로 작은 게이트 길이를 갖는 하부 게이트 패턴을 형성하는 2차 측면 식각공정을 구비하여 미세형상의 T-형 게이트를 형성한다. 본 발명에 의하면, 반응성식각법의 조건을 최적화하여 측면식각을 유도함으로써 광학 스텝퍼의 선폭 한계성을 극복하고, 저저항 금속을 이용한 T-형 게이트 제작으로 게이트 저항을 줄임과 동시에 게이트 금속층을 1차배선 금속으로 그대로 사용하여 생산성 향상에 따른 소자의 제조단가를 감소시킨다.
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公开(公告)号：KR100148035B1
公开(公告)日：1998-11-02
申请号：KR1019940023879
申请日：1994-09-22
Applicant: 한국전자통신연구원
IPC: H01L21/304
Abstract: 본 발명은 반도체소자를 제조할 때 건식식각공정에서 식각 잔유물을 효율적으로 제거하기 위하여 공정 중 기판에 초음파를 인가하여 소자의 기능을 살리고 수율을 향상시키기 위하여 식각 공정중인 기판에 초음파를 인가하는 방법 및 그 장치를 제공한다.
본 발명은 상술한 작용으로 반도체 제조공정시 건식식각공정에서 발생하는 잔유물인 폴리머를 식각표면으로부터 초음파를 이용하여 효율적으로 제거하여 기존의 공정에서 제거하기 어려워 소자의 실패의 원인이었던 것을 공정 중에 동시에 제거하므로써 소자의 기능을 원활히 할 수 있어서 소자의 수율을 증대할 수 있는 효과를 기대할 수 있다.-
公开(公告)号：KR1019980043739A
公开(公告)日：1998-09-05
申请号：KR1019960061698
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: H01L29/775
Abstract: 본 발명은 2차원 전자 가스 층을 유한한 곳에 국한시킬 수 있는 구조를 제공하여 전자 가스를 효과적으로 제어할 수 있고, 소자의 전기적 특성을 향상 시킬 수 있는 단 전자 트랜지스터(Single Electron Transistor) 및 그 제조 방법에 관한 것으로, 특히, 통상적으로 사용되는 단 전자 트랜지스터의 구조에서 기판과 전자 공급층 사이에 저온 성장 완충층 및 고온 성장 완충층을 적층하여 이중으로 완충층을 형성하는 것에 관한 것이다. 여기서 저온 성장 완충층은 단전자 트랜지스터를 에피택셜 방법에 의해 성장할 때 기판 위에 처음으로 섭씨 400도 이하에서 도핑하지 않은 갈륨 비소로 성장하고 그 후 비소 분위기에서 섭씨 600도 이상으로 가열하여 재결정화하여 었을 수 있다. 이렇게 하여 얻은 완충층의 성질은 고 저항성 특성을 가지므로, 단전자 트랜지스터의 구조에서 완충층에 형성된 전자 가스층에 제어 전압을 인가할 때 전자층의 확산을 효과적으로 차폐할 수 있어서 소자의 제어성을 향상 시킬 수 있고 동작 범위를 명확히 할 수 있는 특성을 갖는다.
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公开(公告)号：KR1019980043449A
公开(公告)日：1998-09-05
申请号：KR1019960061307
申请日：1996-12-03
Applicant: 한국전자통신연구원
IPC: H01L27/092
Abstract: 본 발명은 고주파 특성이 우수한 증폭기용 GaAs MESFET 소자의 제조를 위한 자기정렬용 T-형 게이트를 형성하는 방법에 관한 것으로, 반도체 기판(3)상에 채널층(2)과 오믹층(1)을 형성하는 단계와, 형상반전 리소그래피 방법에 의해 음의 측면 기울기를 지닌 자기정렬용 포토 레지스트 패턴(4)을 상기한 채널층(2) 상에 형성하는 단계와, 상기한 반도체 기판(3)의 전체면에 걸쳐 희생금속 박막층(5)을 증착하고 레지스트를 제거하여 게이트 길이 영역을 설정하는 단계와, 형상반전 리소그래피 방법에 의해 상기한 희생금속 박막층(5) 위에 형상반전 레지스트 패턴(6)을 형성하고 게이트 금속층(7)을 증착한 후, 리프트 오프 공정에 의해 T-형 게이트 형상을 형상하는 단계와, 상기한 희생 금속 박막층(5)을 식각 제거하여 T-형 게이트(8)를 형성하는 단계를 포함한다. 본 발명에 따른 T-형 게이트 형성방법에 따르면, T-형 게이트의 제작을 위하여 마스크 1장 만을 추가로 사용하기 때문에 공정이 간편할 뿐 아니라, 일반 스탭퍼의 패턴 분해능의 한계치인 0.5㎛ 보다 작은 0.3~0.4㎛의 T-형 게이트 길이를 갖는 GaAs MESFET 소자를 제작할 수 있다.
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