公开(公告)号：KR1019990025509A

公开(公告)日：1999-04-06

申请号：KR1019970047174

申请日：1997-09-12

Applicant: 한국전자통신연구원

Inventor： 권종기 ,  이종렬 ,  김욱 ,  김범섭 ,  김경수 ,  박찬홍 ,  오창준 ,  송규상 ,  송원철

IPC: H03J7/00

Abstract: 본 발명은 온도 변화나 공정상의 오차에 기인하는 필터 특성의 변화를 보상하기 위하여 트랜스컨덕터-커패시터(Gm-C)형 필터의 튜닝 회로를 집적 회로 안에 내장할 수 있도록 한 필터의 튜닝 회로에 관한 것이다.
연속 시간 필터(Continuous Time Filter)를 설계할 때 반드시 고려해야만 하는 사항 중의 하나가 바로 튜닝 회로이다. 필터를 구성하고 있는 기본 단위인 적분기의 시정수는 공정의 변화나 온도, 또는 시간에 따라 수시로 바뀌게 된다.
따라서, 본 발명은 정확한 클럭(clock)에 의한 FLL(Frequency Locked Loop)형태를 채택함으로써 외부의 기준 전압 값에 영향을 받지 않으며 정확한 주파수 록킹(locking) 특성을 가지고, 그 구조가 간단하여 전력소모가 적은 집적회로 내장형 트랜스컨덕터-커패시터(Gm-C)형 필터의 튜닝(tuning) 회로를 제공한다.

公开(公告)号：KR100170999B1

公开(公告)日：1999-03-30

申请号：KR1019950051462

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 박문양 ,  김욱 ,  이종렬

IPC: H03K19/00

CPC classification number: H03K5/086 ,  H03K5/1565

Abstract: 본 발명은 디지탈 논리레벨 변환회로에 관한 것으로 특히, 작은 진폭의 정현파 (Min. 0.4 Vp-p) 외부입력을 C1 케페시터로 AC 커플링하고 내부 논리 중간레벨로 그 입력(IN)을 레벨 쉬프트하여 정, 부 차동증폭기의 입력(IN) 단자로 입력하는 레벨변환수단과; 상기 레벨변환수단의 히스테리시스(hysteresis)를 가지기 위해 차아지 펌프에서 출력되는 신호를 입력으로 받는 INB 단자측 트랜지스터의 폭을 작게 설계하여 기준전위측 전위보다 IN 단자로 입력되는 전위가 더 높아야 출력이 변하도록 설계한 정 차동증폭기와; 상기 INB측 트랜지스터의 폭을 크게 설계하여 입력전압이 작아야 출력이 변하도록 설계한 부 차동증폭기와; 상기 정, 부 차동증폭기들의 구동전류를 제어하기 위해 1V 정도의 바이어스 전압을 공급하는 바이어스 회로와; 상기 차동증폭기들의 출력을 입력받아 로우/하이의 디지탈 신호를 출력하여 최종적인 출력을 생성하며, 동시에 출력이 차아지 펌프(charge-pump)회로로 출력하는 RS 래치; 및 RS 래치의 하이, 로우의 출력상태를 감지하여 정확한 50%의 듀티 비를 기능케하기 위해 기준 전압을 생성하여, 상기 정, 부 차동증폭기들의 기준전위 레벨을 생성하는 차아지 펌프회로를 포함하는 작은 정현파 입력을 디지탈 논리레벨 변환회로를 적용하면 수백 mV(Min. 0.4 Vp-p)의 작은 정현파 입력을 디지탈 논리 레벨인 0V-5V로 변환하며, 또한 변환된 디지탈 논리레벨의 듀티 비를 50% 내의 완전한 펄스 파형으로 생성할 수 있게 기준 전압이 입력에 따라 추종하는 회로를 생성하여 통신 관련회로의 비교기 클럭원 및 기타 다양한 회로에 적용할 수 있는 효과가 있다.

公开(公告)号：KR1019980050959A

公开(公告)日：1998-09-15

申请号：KR1019960069807

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 김욱 ,  권종기 ,  이종렬 ,  오창준 ,  송원철

IPC: H03K19/0948

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
캐패시터를 사용한 CMOS 클럭 버퍼회로,
2. 발명이 해결하려고 하는 기술적 과제
저전력/고속의 동작을 구현할 수 있는 클럭 버퍼를 제공하고자 함.
3. 발명의 해결방법의 요지
nMOS와 pMOS 트랜지스터의 드레인을 서로 연결하고, 입력단은 따로 입력단과 캐패시터를 통하여 연결하고, 각 트랜지스터의 게이트 전압은 임계부근의 값을 갖도록 바이어스하여, 입력 신호가 조금만 변화하여도 nMOS, pMOS 트랜지스터는 빠른 시간내에 온/오프할 수 있도록 하여, 종래의 인버터구조가 갖는 전원단에서 접지전위로 흐르는 전류를 최소화하고, 적은 양의 소모전력으로도 빠른 상승 및 하강 시간을 얻게 함.
4. 발명의 중요한 용도
모든 IC 소자의 클럭 입력단에 유용함.

公开(公告)号：KR1019960005196B1

公开(公告)日：1996-04-22

申请号：KR1019930026314

申请日：1993-12-03

Applicant: 한국전자통신연구원

Inventor： 송원철 ,  오창준 ,  이종렬 ,  최해욱 ,  송방섭

IPC: H03K5/22

CPC classification number: H03K3/356156 ,  G11C7/062 ,  H03F3/45076 ,  H03K3/356139 ,  H03K3/356191 ,  H03K5/2481 ,  H03K5/249

Abstract: The comparator circuit for low power-consumption comprises: a 1st TR and a 2nd TR for converting the 1st and the 2nd input voltage signal into a 1st and a 2nd current signal respectively; a 3rd TR and a 4th TR for switching and not transmitting the operation of the first and the second input voltage signal into a 1st and 2nd output stage by cutting off respectively the flow of the 1st and 2nd current signal; a 5th and a 6th TR for determining respectively a logic level of the 1st and the 2nd input voltage signals by amplifying the 1st and the 2nd current signals converted from the 1st TR and the 2nd TR according to the 1st and the 2nd input voltage signals, and having forward feedback structure; a 7th and 8th TR for maintaining constant level state of voltage respectively of the 1st and the 2nd output stage where the 5th and the 6th TR don't latch operation according to the logic level respectively from the 5th and the 6th TR; and a 9th and a 10th TR for feedbacking not to flow into the ground a current of steady state by constant level state current feedback of the 1st and the 2nd output port respectively maintained by the 7th and the 8th TR.

Abstract translation: 用于低功耗的比较器电路包括：第一TR和第二TR，用于分别将第一和第二输入电压信号转换为第一和第二电流信号; 第三TR和第四TR，用于切换并且不通过分别切断第一和第二电流信号的流动而将第一和第二输入电压信号的操作传送到第一和第二输出级; 第五和第六TR，用于通过根据第一和第二输入电压信号放大从第一TR和第二TR转换的第一和第二电流信号来分别确定第一和第二输入电压信号的逻辑电平， 并具有前向反馈结构; 第七和第八TR，分别保持第一和第二输出级的恒定电平状态，其中第五和第六TR不分别根据第五和第六TR的逻辑电平锁存操作; 以及分别由第7和第8 TR保持的第1输出端口和第2输出端口的恒定电平状态电流反馈来反馈不流入地电平稳态的第9和第10 TR。