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公开(公告)号：KR1019990026451A
公开(公告)日：1999-04-15
申请号：KR1019970048564
申请日：1997-09-24
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 마스크 불가능 인터럽트 신호 제어기의 구조 및 그 제어 방법에 관한 것으로, 마스크 불가능 인터럽트의 처리 지연시간을 최소화하고 처리율을 증대시키기 위하여 마스크 불가능 인터럽트 제어기 내부에 8비트의 인터럽트 제어 레지스터를 두고, 이 레지스터의 제어 정보를 이용하므로써 프로세서가 요구하는 인터럽트 구동 규칙을 준수하면서 마스크 불가능 인터럽트의 구동 및 철회를 신속하고 효율적으로 처리할 수 있는 마스크 불가능 인터럽트 신호 제어기의 구조 및 그 제어 방법이 제시된다.
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公开(公告)号：KR100170493B1
公开(公告)日：1999-03-30
申请号：KR1019950047847
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F15/16
CPC classification number: H04Q3/685 , G06F15/17393
Abstract: 본 발명은 다중 프로세서 시스템을 위한 논블록킹 결함허용 감마연결망에 관한 것으로서, 본 발명은 다중 프로세서 시스템내의 처리기들을 연결하는 다단계 상호연결망에 있어서, N개의 근원지 노드 각각에 연결되어 입력되는 데이터를 전송하는 N개의 이중 링크와, N개의 이중링크에서 전송된 데이터를 입출력하는 N개의 2×3 스위치소자로 구성된 첫번째 단(Stage 0)과, 첫번째 단(Stage 0)에서 출력된 데이터를 출력하는 N개의 3×4 스위치소자로 구성된 두번째 단(Stage 1)과, 두번째 단(Stage 1)에서 출력된 데이터를 세번째 단(Stage 2)에서 받아 마지막 전단(Stage n-1)까지 출력하기 위해 (n-2)×N개의 4×4 스위치소자로 구성된 마지막 전단(Stage n-1)과, 마지막 전단(Stage n-1)에서 출력된 데이터를 받아 출력하는 N개의 4×2 스위치소자로 구성된 마지막 단(Stage n)과, 마지막 단(Stage n)에서 출력된 데이터를 받아 출력하는 N개의 목적지 노드에 연결된 N개의 이중링크로 구성되어 다단계 상호연결망에서 다수의 근원지와 다수의 목적지 사이의 모든 경로를 동시에 설정하고, 큰 규모의 시스템 구성시 적은 비용으로 설계하여 상호연결망 내의 단일 스위치 결함이나 단일 링크결함을 허용할 수가 있는 것이다.
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公开(公告)号：KR1019950006599A
公开(公告)日：1995-03-21
申请号：KR1019930015713
申请日：1993-08-13
Applicant: 한국전자통신연구원
IPC: G06F12/02
Abstract: 본 발명은 컴퓨터 시스템에 있어서 프로세서 및 연결매체의 비동기식 기억장치 접근 방법에 관한 것으로서, 입력인터페이스(4)가 연결매체(2)를 통하여 입력요구를 받아들여서 비동기 입력큐(5)의 저장상태의 판단여부에 따라 기억장치 제어기(6)가 기억장치(7)에 쓰기동작을 수행하는 반면에, 상기 기억장치(7)에서 데이터를 읽어 비동기 출력큐(8)에 상기 기억장치(7)에서 데이타를 읽어 비동기 출력큐(8)에 상기 기억장치(7)에서 데이터를 읽어 비동기 출력큐(8)에 기억장치 제어기(6)에 의해서 저장하여 출력 인터페이스(9)를 통하여 전송하는 방법으로서 다중프로세서와 연결매체(2)의 동작에 있어서 유연성을 제공하고, 임의의 연결매체(2)를 공유하는 다중처리 시스템에서 상기 연결매체(2)의 점유율을 감소시켜 컴퓨터 시스템의 성능을 향상시킨다.
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公开(公告)号：KR1019930007050B1
公开(公告)日：1993-07-26
申请号：KR1019900021862
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The snoop controller provides a pended bus protocol which enables data to be read always correctly in multiple processors. It includes comparators (4,5) for comparing the address from a bus with the contents of an internal tag comparator (7) and a status memory (8), and a decoder (2) for applying SNACK signal to the bus to provide the time for cache coherence when the result of the comparator (5) is true.
Abstract translation: 监听控制器提供了一种挂起总线协议，使得数据可以在多个处理器中始终正确读取。 它包括用于将来自总线的地址与内部标签比较器（7）和状态存储器（8）的内容进行比较的比较器（4,5），以及用于将SNACK信号施加到总线以提供 当比较器（5）的结果为真时，缓存一致性的时间。
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Patent Agency Ranking
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公开(公告)号：KR1019920009441B1
公开(公告)日：1992-10-16
申请号：KR1019900021861
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/10
Abstract: The state of block units of stored data and tag data is stored on a cache memory and is compared to address data transmitted through a bus within clock period having a certain delay time using the snoop controller directory so that operation speed is increased. The directory includes a state memory for storing state data of block units of stored data, an address generator for generating the state memory address signal, data and address signal for a tag memory according to address signals transmitted through bus, a tag memory for comparing address with data signal generated by the address generator and tag data to generate tag match signal, and a write enable signal generator for generating write enable signal to be transmitted to the state memory.
Abstract translation: 存储数据和标签数据的块单元的状态存储在高速缓存存储器中，并且通过使用窥探控制器目录的具有一定延迟时间的时钟周期内通过总线发送的地址数据进行比较，从而增加操作速度。 该目录包括用于存储存储数据的块单元的状态数据的状态存储器，用于产生状态存储器地址信号的地址生成器，根据通过总线发送的地址信号的标签存储器的数据和地址信号，用于比较地址的标签存储器 由地址发生器产生的数据信号和标签数据产生标签匹配信号;以及写使能信号发生器，用于产生要发送到状态存储器的写允许信号。
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公开(公告)号：KR100349671B1
公开(公告)日：2002-08-22
申请号：KR1019990057298
申请日：1999-12-13
Applicant: 한국전자통신연구원
IPC: H04L12/00
CPC classification number: G06F15/17337
Abstract: 본발명은노드연결장치에관한것으로, 고정된 3개의연결링크를가지고도자유로운노드의확장을보장하고 2(n > 1)개의노드로분할이용이하여일반패키지방법에적합한개선된연결장치인, 3-링크노드상호연결장치및 그방법과그를이용한병렬처리시스템을제공하기위하여, 세개의링크를가지며상기세 개의링크가각각다른노드와연결되어있는제 1 노드; 세개의링크를가지며그 중한 개의링크가상기제 1 노드와연결되어있고, 나머지두 개의링크가 X+ 방향및 X- 방향의연결을담당하는제 2 노드; 세개의링크를가지며그 중한 개의링크가상기제 1 노드와연결되어있고, 나머지두 개의링크가 Y+ 방향및 Y- 방향의연결을담당하는제 3 노드; 및세 개의링크를가지며그 중한 개의링크가상기제 1 노드와연결되어있고, 나머지두 개의링크가 Z+ 방향및 Z- 방향의연결을담당하는제 4 노드를포함하며, 병렬처리시스템등에이용됨.
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公开(公告)号：KR100280817B1
公开(公告)日：2001-02-01
申请号：KR1019970065690
申请日：1997-12-03
Applicant: 한국전자통신연구원
IPC: H04L29/06
Abstract: 본 발명은 상호 연결망에서 점대점 연결 프로토콜 및 제어 방법에 관한 것으로, 특히 점대점 연결로 구성된 상호 연결망을 사용하는 병렬 컴퓨터에서 전용 진단 연결망이나 점대점 연결간의 부가적인 신호선 없이 노드의 분리 및 결합의 자동 인식을 지원하는 점대점 연결 프로토콜 및 제어방법에 관한 것이다.
일반적으로 병렬컴퓨터의 상호연결망에서는 시스템의 고가용도를 보장하기 위하여 무정지 상태에서 점대점 연결의 분리 및 결합을 지원한다. 이를 위하여 노드 또는 연결매체의 분리 여부를 감시 및 판단할 수 있도록 진단 전용 연결망을 별도로 구성하여 운영하거나, 점대점 연결간에 분리 및 결합을 표시하는 특수한 신호선을 정의하여 사용하고 있다. 하지만 상기의 경우에는 하드웨어 구성에 있어 추가적인 비용이 소요되는 단점이 있다. 본 발명은 병렬컴퓨터용 상호연결망 구성에 있어 하드웨어 구현 비용을 낮추고 진단 전용망이나 점대점 연결간의 특정 신호 사용 없이 점대점 연결의 분리 및 결합을 인식하는 프로토콜 및 그 제어 방법을 제공한다.
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