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公开(公告)号：KR1020140074675A
公开(公告)日：2014-06-18
申请号：KR1020120142909
申请日：2012-12-10
Applicant: 한국전자통신연구원
Abstract: According to the present invention, an electric motor driving module includes an electric motor driving part which controls a PWM inverter based on a location information and control signals; a PWM inverter which outputs three-phase voltages based on a direct current power according to the control of the electric motor driving part; a phase voltage estimation part which outputs three-phase estimated voltages based on the location information, the direct current power, and a voltage modulation index; and a location detection part which outputs the location information based on the three-phase estimated voltages.
Abstract translation: 根据本发明，电动机驱动模块包括：电动机驱动部，其基于位置信息和控制信号控制PWM逆变器; PWM逆变器，其根据电动机驱动部的控制输出基于直流电力的三相电压; 基于位置信息，直流电力和电压调制指数输出三相估计电压的相电压推定部; 以及位置检测部，其基于三相估计电压输出位置信息。
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公开(公告)号：KR101314056B1
公开(公告)日：2013-10-01
申请号：KR1020100056982
申请日：2010-06-16
Applicant: 한국전자통신연구원
Abstract: 본 발명은 1개의 가산기를 이용하여 효율적인 절대차 연산이 가능한 절대차 연산 장치에 관한 것이다.
본 발명에 따른 절대차 연산 장치는,2개의 정수간 크기를 비교하는 비교기; 상기 비교기에 의한 비교 결과에 따라 상기 2개의 정수중 하나를 각각 선택하여 출력하는 제1 및 제2 선택기; 상기 제2 선택기의 선택 결과값을 보수 처리하는 인버터; 및 상기 제1 선택기의 선택 결과값과 상기 인버터에 의해 보수 처리된 값과 1을 가산하는 가산기를 포함한다.-
公开(公告)号：KR1020130067612A
公开(公告)日：2013-06-25
申请号：KR1020110134351
申请日：2011-12-14
Applicant: 한국전자통신연구원
CPC classification number: G06K9/6269 , G06K9/4614 , G06T7/00
Abstract: PURPOSE: A feature vector classification device and a recognition device using the same are provided to reduce a running time and size of hardware in a process of feature vector extraction and classification. CONSTITUTION: A feature vector extractor(10) generates and extracts a feature vector and a normalized value from an inputted image. A feature vector classifier(20) normalizes the feature vector based on the normalized value and recognizes the inputted image through classification of the normalized feature vector. A search window inputted in a recognition device(1) is classified according to an index of the classified feature vector. [Reference numerals] (10) Feature vector extractor; (20) Feature vector classifier; (AA) Searching window; (BB) Feature vector
Abstract translation: 目的：提供特征向量分类装置和使用该特征向量分类装置的识别装置，以在特征向量提取和分类过程中减少硬件的运行时间和大小。 构成：特征向量提取器（10）从输入图像生成并提取特征向量和归一化值。 特征向量分类器（20）基于归一化值对特征向量进行归一化，并通过归一化特征向量的分类来识别输入的图像。 输入到识别装置（1）中的搜索窗口根据分类的特征向量的索引进行分类。 （附图标记）（10）特征向量提取器; （20）特征向量分类器; （AA）搜索窗口; （BB）特征向量
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公开(公告)号：KR101202738B1
公开(公告)日：2012-11-20
申请号：KR1020080131186
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: G06F13/122
Abstract: 본 발명은 복수의 채널을 통해 데이터를 전송하는 멀티 채널 데이터 전송 장치에 관한 것이다.
본 발명에 따른 멀티 채널 데이터 전송 장치는 복수의 주변 장치에 각각 연결되는 복수의 채널 제어기; 상기 각각의 채널 제어기의 동작을 제어하기 위한 설정 데이터를 저장하는 복수의 제어 레지스터; 및 상기 복수의 채널 제어기의 전부 또는 일부에 공통으로 적용되는 공통 설정 데이터를 상기 복수의 제어 레지스터의 전부 또는 일부에 전달하는 공통 레지스터 제어부를 포함한다.
본 발명에 따른 멀티 채널 데이터 전송 장치는 멀티 채널 전송시 수반되는 레지스터 설정의 반복을 최소화함으로써 프로세서에 의한 제어 부하를 줄일 수 있고 시스템 버스의 효율을 향상시킬 수 있다.-
公开(公告)号：KR1020100073242A
公开(公告)日：2010-07-01
申请号：KR1020080131861
申请日：2008-12-23
Applicant: 한국전자통신연구원 , 광운대학교 산학협력단
CPC classification number: H04N19/129 , H03M7/42 , H04N19/42
Abstract: PURPOSE: A bit stream processor processing a variable length code codec is provided to support a multi-standard codec by using a syntax processor which controls a table storing a plurality of zigzag scan orders. CONSTITUTION: A syntax processor(170) outputs a run value and a level value by syntax-processing a bit stream. A zigzag table(190) stores a plurality of zigzag scan orders. A run-level processor(150) performs the run-level decoding by receiving the run value and the level value. The run-level processor stores the execution result according to the zigzag order corresponding to the codec of the bit stream among the zigzag scan orders. The syntax processor stores a new zigzag scan order in the zigzag table. The run-level processor is comprised of a hardwired logic. The syntax processor comprises a general microprocessor.
Abstract translation: 目的：提供处理可变长度代码编解码器的位流处理器，以通过使用控制存储多个之字形扫描顺序的表的语法处理器来支持多标准编解码器。 构成：语法处理器（170）通过语法处理位流来输出运行值和电平值。 之字形表（190）存储多个锯齿形扫描顺序。 运行级处理器（150）通过接收运行值和电平值来执行运行级解码。 运行级处理器根据在Z字形扫描顺序中与比特流的编解码器相对应的之字形顺序存储执行结果。 语法处理器在Z字形表中存储新的之字形扫描顺序。 运行级处理器由硬连线逻辑组成。 语法处理器包括通用微处理器。
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Patent Agency Ranking
公开(公告)号：KR100960148B1
公开(公告)日：2010-05-27
申请号：KR1020080042497
申请日：2008-05-07
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3001 , G06F9/30189 , G06F9/3802 , G06F9/3885
Abstract: 데이터 프로세싱 회로는, 동작 제어 신호 및 메모리 제어 신호를 출력하는 제어 유닛과, 각각이 상기 메모리 제어 신호에 응답해서 명령을 출력하는 복수의 프로그램 메모리들, 그리고 각각이 상기 동작 제어 신호에 응답해서 상기 복수의 프로그램 메모리들로부터의 명령들 중 어느 하나를 선택적으로 수행하는 연산기들을 포함하여 동작 환경에 따라서 유연하게 동작 모드 변환이 가능하다.
Abstract translation: 数据处理电路包括：控制单元，用于输出操作控制信号和存储器控制信号;多个程序存储器，每个用于响应于存储器控制信号输出命令; 以及一个操作单元，用于有选择地从多个程序存储器的程序存储器中执行任何一个指令。
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公开(公告)号：KR100959136B1
公开(公告)日：2010-05-25
申请号：KR1020080069127
申请日：2008-07-16
Applicant: 한국전자통신연구원
CPC classification number: G06F13/28
Abstract: 본 발명에 따른 직접 메모리 접근 제어기는: 복수의 직접 메모리 접근 채널들을 각각 갖는 복수의 채널 그룹들; 및 채널 그룹 단위로 직접 메모리 접근 채널들의 활성화를 제어하는 채널 그룹 제어기를 포함하되, 상기 채널 그룹 제어기는 데이터 전송시 상기 복수의 채널 그룹들 중 적어도 하나의 채널 그룹의 직접 메모리 접근 채널을 활성화시키는 것을 특징으로 한다.
DMAC, 그룹, 채널 활성화, 대용량-
公开(公告)号：KR1020100008575A
公开(公告)日：2010-01-26
申请号：KR1020080069127
申请日：2008-07-16
Applicant: 한국전자통신연구원
CPC classification number: G06F13/28
Abstract: PURPOSE: A direct memory access controller and a data transmitting method of direct memory access channel are provided to transmit bulk block data by controlling multiple DMA channels. CONSTITUTION: A plurality of channel groups(220,230) have a plurality of DMA channels. The channel group controller(210) controls the activation of DMA channels to the channel group unit. The channel group controller activates the DMA channel of one or more channel groups in data transmission among a plurality of channel groups. The DMA channels of access channels offer the dual-port interface. The DMA channels are physically independent.
Abstract translation: 目的：提供直接存储器访问控制器和直接存储器访问通道的数据传输方法，通过控制多个DMA通道来传输批量块数据。 构成：多个通道组（220,230）具有多个DMA通道。 信道组控制器（210）控制对信道组单元的DMA信道的激活。 信道组控制器在多个信道组之间的数据传输中激活一个或多个信道组的DMA信道。 接入通道的DMA通道提供双端口接口。 DMA通道在物理上是独立的。
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公开(公告)号：KR1020090116511A
公开(公告)日：2009-11-11
申请号：KR1020080042497
申请日：2008-05-07
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3001 , G06F9/30189 , G06F9/3802 , G06F9/3885
Abstract: PURPOSE: A data processing circuit is provided to convert efficiently an operating mode according to the operating environment by implementing a multi-mode of a parallel processing. CONSTITUTION: A control unit(110) outputs the operating control signal and memory control signal. Program memories(121-123) output a command in response to the memory control signal. Computing units(131-133) respond to the operating control signal and selectively perform one command among the program memories. The operating control signal outputted from the control unit includes SIMD mode signal and memory selection control signal on SIMD(Single Instruction stream Multiple Data stream) mode.
Abstract translation: 目的：提供数据处理电路，通过实现并行处理的多模式，根据操作环境有效地转换操作模式。 构成：控制单元（110）输出操作控制信号和存储器控制信号。 程序存储器（121-123）响应于存储器控制信号输出命令。 计算单元（131-133）响应于操作控制信号，并且在程序存储器中选择性地执行一个命令。 从控制单元输出的操作控制信号包括SIMD（单指令流多数据流）模式下的SIMD模式信号和存储器选择控制信号。
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公开(公告)号：KR1020090065274A
公开(公告)日：2009-06-22
申请号：KR1020070132760
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: G06F15/78
Abstract: A reconfigurable SoC(System on Chip) system and a method of implementing the same are provided to perform dynamic reconfiguration by operating based on the automatic sensing of an IP necessary for the reconfiguration of an SoC. A flash memory(130) stores plural IPs(Internet Protocols), and an intrinsic code detecting unit(120) detects the intrinsic code of an IP called from a system software(110). A reconfigurable SoC(140) has a processor. The reconfigurable SoC unit configures an SoC by reading out an IP corresponding to the sensed intrinsic code.
Abstract translation: 提供了可重新配置的SoC（片上系统）系统及其实现方法，以通过基于对SoC的重新配置所需的IP的自动感测进行操作来执行动态重新配置。 闪存（130）存储多个IP（互联网协议），并且内部代码检测单元（120）检测从系统软件（110）调用的IP的固有代码。 可重新配置的SoC（140）具有处理器。 可重新配置的SoC单元通过读出对应于感测到的内在代码的IP来配置SoC。
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