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公开(公告)号：KR1020010019745A
公开(公告)日：2001-03-15
申请号：KR1019990036321
申请日：1999-08-30
Applicant: 동우 화인켐 주식회사 , 삼성전자주식회사
IPC: G03F7/039
CPC classification number: G03F7/0048 , G03F7/0226
Abstract: PURPOSE: Provided is a positive type photoresist composition useful in formation of photoresist film for liquid crystal display circuit and/or microcircuit used in semiconductor area by comprising polymer resin and sensitive compound and reducing bad smell. CONSTITUTION: A positive type photoresist composition comprises polymer resin to form photoresist film, sensitive compound to alterate solubility of the film and solvent such as 3-methoxybutylacetate and 4-butyrolactone. The composition preferably contains novolak resin as the polymer resin, diazide compound as the sensitive compound. The 3-methoxybutylacetate and 4-butyrolactone are blended, by weight part, in a ratio of 60-80 : 2-10. The positive type photoresist composition effects industrial application because of its excellent properties such as sensing rate, residual rate, resolution and/or adhesiveness to substrate.
Abstract translation: 目的：提供一种正型光致抗蚀剂组合物，其可用于形成用于半导体领域的液晶显示电路和/或微电路的光致抗蚀剂膜，其包含聚合物树脂和敏感化合物，并减少不良气味。 构成：正型光致抗蚀剂组合物包含聚合物树脂以形成光致抗蚀剂膜，敏化剂以改变膜的溶解性和溶剂如3-甲氧基丁酸乙酯和4-丁内酯。 组合物优选含有酚醛清漆树脂作为聚合物树脂，重氮化合物作为敏感化合物。 将3-甲氧基丁酸乙酯和4-丁内酯按重量比例混合，比例为60-80：2-10。 正型光致抗蚀剂组合物由于其优异的性能如感光速率，残留率，分辨率和/或对基材的粘附性而具有工业应用。
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公开(公告)号：KR100271757B1
公开(公告)日：2000-12-01
申请号：KR1019970017066
申请日：1997-05-02
Applicant: 삼성전자주식회사
IPC: H01L21/30
Abstract: PURPOSE: An etch method for a semiconductor device is provided to improve productivity, by eliminating a defect in etching a chrome layer, and by shortening process time. CONSTITUTION: Photoresist is applied on the entire surface of an alloy layer. A photolithography process is performed to form a photoresist pattern. The alloy layer is etched to form an alloy layer pattern by using the photoresist pattern as a mask. The photoresist pattern is eliminated. Chrome etchant is deposited on a chrome layer exposed to the exterior by the alloy layer pattern, and is left alone for 30-70 seconds to eliminate an organic material absorbed to the chrome layer while the photoresist pattern is removed. The chrome layer is etched to form a chrome layer pattern by using the alloy layer pattern as a mask.
Abstract translation: 目的：提供半导体器件的蚀刻方法，通过消除蚀刻铬层的缺陷以及缩短处理时间来提高生产率。 构成：将光致抗蚀剂涂覆在合金层的整个表面上。 进行光刻工艺以形成光致抗蚀剂图案。 通过使用光致抗蚀剂图案作为掩模来蚀刻合金层以形成合金层图案。 消除光致抗蚀剂图案。 铬蚀刻剂通过合金层图案沉积在暴露于外部的铬层上，并且被单独留下30-70秒以消除吸收到铬层的有机材料，同时除去光致抗蚀剂图案。 通过使用合金层图案作为掩模，蚀刻铬层以形成铬层图案。
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公开(公告)号：KR100185050B1
公开(公告)日：1999-05-01
申请号：KR1019960003621
申请日：1996-02-14
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 디지탈 타이머에 관한 것으로, 보다 상세하게는 화공 약품을 사용하는 세정 공정에서 액조에 담구어 웨이퍼의 산화막을 식각하는 데 필요한 세정시간을 설정시키는 디지탈 타이머에 관한 것이다.
이를 위한 본 발명은 식각 시간과 각종 제어 신호를 입력하는 키입력부와, 상기 키입력부에서 발생되는 데이터를 저장하는 램과, 시스템 프로그램을 저장하는 롬과, 상기 키입력부에서 발생되는 식각 시간이 분, 초 단위로 표시되고 입력된 각종 제어 신호가 표시되는 표시부와, 상기 각 구성 블록을 제어하는 중앙 처리부로 구성한다.-
公开(公告)号：KR100177346B1
公开(公告)日：1999-04-15
申请号：KR1019960003620
申请日：1996-02-14
Applicant: 삼성전자주식회사
Inventor： 박홍식
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 터널 콘택(Tunnel Contact)의 제조방법에 관한 것으로 웨트 에칭 공정을 제거하여 터널 콘택의 미스얼라인에 의한 터널링 불량을 제거하는 것을 목적으로 한다.
이를 위해 본 발명은 기판위에 옥사이드를 형성한 후 전면에 포토레지스트를 도포하는 단계와, 포토리소그래피법으로 상기 터널 콘택 패턴을 형성하고 노광, 현상하는 단계와, 상기 옥사이드의 표면에 형성된 잔류물을 제거하는 단계와, 하드 베이크하는 단계와, 플라즈마 에칭으로 상기 옥사이드를 상기 기판표면까지 에칭하는 단계와, 상기 포토레지스트를 벗겨내고 화학적 클리닝을 실시하는 단계와, 상기 터널 콘택에 터널 옥사이드를 도포하는 단계로 이루어진 것을 특징으로 한다.-
公开(公告)号：KR1019970063489A
公开(公告)日：1997-09-12
申请号：KR1019960003620
申请日：1996-02-14
Applicant: 삼성전자주식회사
Inventor： 박홍식
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 터널 콘택(Tunnel Contact)의 제조방법에 관한 것으로 웨트 에칭 공정을 제거하여 터널 콘택의 미스얼라인에 의한 터널링 불량을 제거하는 것을 목적으로 한다.
이를 위해 본 발명은 기판위에 옥사이드를 형성한 후 전면에 포토레지스트를 도포하는 단계와, 포토리소그래피법으로 상기 터널 콘택 패턴을 형성하고 노광, 현상하는 단계와, 상기 옥사이드의 표면에 형성된 잔류물을 제거하는 단계와, 하드 베이크하는 단계와, 플라즈마 에칭으로 상기 옥사이드를 상기 기판표면까지 에칭하는 단계와, 상기 포토레지스트를 벗겨내고 화학적 클리닝을 실시하는 단계와, 상기 터널 콘택에 터널 옥사이드를 도포하는 단계로 이루어진 것을 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR1019970061724A
公开(公告)日：1997-09-12
申请号：KR1019960004816
申请日：1996-02-27
Applicant: 삼성전자주식회사
Inventor： 박홍식
IPC: H01L21/304
Abstract: 케미컬 운반적업이 효율적이고 환경문제에 대처할 수 있으며 공정설비로의 케미컬 공급이 용이하도록 된 케미컬 운반용 용기 및 이를 이용한 케미컬 공급 장치에 관한 것으로, 케미컬 운반용 용기는 케미컬을 수용하기 위한 저장조와, 상기 저장조의 상부를 밀폐하도록 설치된 상판, 상기 상판에 관통설치된 케미컬 배출파이프 및 N
2 가스 유입파이프, 상기 케미컬 배출파이프 및 N
2 가스 유입파이프의 상단부에 각각 설치되어 유로를 선택적으로 개폐하기 위한 밸브로 구성되고, 케미컬 공급장치는 케미컬을 일정량 저장하기 위한 서비스 탱크, 케미컬 운반용 용기내의 케미컬을 상기 서비스 탱크로 옮기기 위해 연결된 케미컬 공급라인, 상기 케미컬 운반용 용기내에 N
2 가스를 주입시키기 위한 N
2 공급라인 및 상기 케미컬 공급량을 제어하는 제어부로 구성된 것이다. 따라서 케미컬의 운반 및 공급작업이 편리하여 작업성 및 생산성이 향상되고, 케미컬에 의한 환경오염이 예방되며, 케미컬의 장시간 보관시에도 케미컬의 오염 및 특성에 변화가 없어 품질이 유지되는 효과가 있다.-
公开(公告)号：KR102263319B1
公开(公告)日：2021-06-09
申请号：KR1020150015449
申请日：2015-01-30
Applicant: 삼성전자주식회사
IPC: H04N21/4402 , H04N21/436 , H04N21/61 , H04N21/63
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公开(公告)号：KR1020170016255A
公开(公告)日：2017-02-13
申请号：KR1020150109741
申请日：2015-08-03
Applicant: 삼성전자주식회사
CPC classification number: H04B15/02 , H03L7/22 , H04B17/0085
Abstract: 동작중에클락을변경할수 있는데이터송신장치및 이를포함하는데이터인터페이스시스템이개시된다. 본발명의데이터송신장치는송신링크모듈, 송신 D-PHY 모듈을포함하며, 상기송신 D-PHY 모듈은기준클락을수신하여제1 클락을발생하는제1 위상동기루프, 상기기준클락을수신하여상기제1 클락과다른주파수를가지는제2 클락을출력하는제2 위상동기루프, 선택신호에따라상기제1 클락및 상기제2 클락중 어느하나를클락신호로선택하여출력하는멀티플렉서, 및클락신호에응답하여, 병렬데이터를직렬데이터로변환하여출력하는데이터전송부를포함한다.
Abstract translation: 在示例实施例中，数据传输装置包括被配置为产生参考时钟信号和传输D-PHY模块的传输链路模块。 传输D-PHY模块包括被配置为接收参考时钟信号并产生第一时钟信号的第一锁相环。 传输D-PHY模块还包括被配置为接收参考时钟信号并产生具有与第一时钟信号不同的频率的第二时钟信号的第二锁相环。 传输D-PHY模块还包括多路复用器，其被配置为根据选择信号选择并输出第一和第二时钟信号中的一个作为时钟信号。 传输D-PHY模块还包括数据发射机，其被配置为响应于时钟信号将并行数据转换为串行数据，以传输到接收机。
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公开(公告)号：KR100945583B1
公开(公告)日：2010-03-08
申请号：KR1020030034007
申请日：2003-05-28
Applicant: 삼성전자주식회사
IPC: G02F1/136
Abstract: 우선, 절연 기판의 상부에 MoW alloy의 하부막과 AlNd alloy의 상부막을 차례로 적층한 다음 50-60% 범위의 인산, 6-10% 범위의 질산, 15-25% 범위의 초산 및 2-5%의 안정제(stabilizer)와 나머지 초순수를 포함하는 식각액으로 패터닝하여 게이트 전극을 포함하는 게이트선을 형성한다. 이어, 게이트 절연막 및 반도체층을 차례로 형성한 다음, MoW alloy의 도전막을 적층하고 게이트선용 식각액과 동일한 식각액으로 패터닝하여 소스 전극을 가지는 데이터선 및 드레인 전극을 을 형성한다. 이어, 보호막을 적층하고 패터닝하여 드레인 전극을 드러내는 접촉 구멍을 형성한 다음, 보호막의 상부에 IZO를 적층한 다음 게이트선 및 데이터선을 식각한 식액으로 패터닝하여 드레인 전극과 연결되는 화소 전극을 형성한다.
몰리브덴, 알루미늄, 습식식각, 식각액, IZO-
公开(公告)号：KR1020100002357A
公开(公告)日：2010-01-07
申请号：KR1020080062214
申请日：2008-06-30
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2601 , G01R31/2817 , G01R31/2855 , H01L21/67271 , H01L22/30
Abstract: PURPOSE: A multi burn-in test method is provided to maximize a production yield by balancing the stress applied to a specific defect of a node, thereby preventing the deterioration of a specific circuit. CONSTITUTION: A pre-test executes in order to detect for defects in a semiconductor chip(S100). A burn-in board is installed in a chamber(S200). A burn-in test executes after multi-stress is applied to the pre-tested semiconductor chip(S300). A post-test executes to detect for defects in the burn-in tested semiconductor chip(S400). The burn-in test checks the semiconductor chip and metal wiring. The burn-in board is extracted from a chamber(S500).
Abstract translation: 目的：提供一种多重老化测试方法，通过平衡应用于节点的特定缺陷的应力来最大化产量，从而防止特定电路的劣化。 构成：为了检测半导体芯片中的缺陷，执行预测试（S100）。 老化板安装在室内（S200）。 在将多重应力施加到预先测试的半导体芯片上之后执行老化测试（S300）。 执行后验测试以检测老化测试半导体芯片中的缺陷（S400）。 老化测试检查半导体芯片和金属布线。 从室中取出老化板（S500）。
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